用于FPGA設(shè)計的固定邊框布局規(guī)劃算法設(shè)計.pdf

1、目前,FPGA被廣泛應(yīng)用于各種通信和計算領(lǐng)域的嵌入式系統(tǒng)中。大概10年之前,FPGA還只應(yīng)用于ASIC的原型設(shè)計中,因為FPGA的速度不具有優(yōu)勢。隨著FPGA技術(shù)的發(fā)展,FPGA的速度大幅度提高,FPGA逐漸取代ASIC被應(yīng)用于各種商業(yè)系統(tǒng)中。FPGA設(shè)計具有區(qū)別于普通 VLSI設(shè)計的一些特點。比如,LUT(Look Up Table)的延時對低于一定扇入的邏輯單元來說,是相同的。布線資源包含了走線區(qū)域和轉(zhuǎn)換開關(guān),在走線的形狀曲折時,轉(zhuǎn)

2、換開關(guān)會具有一個較大的延時值。
　　 在FPGA設(shè)計中,進(jìn)行速度優(yōu)化的傳統(tǒng)方法有很多種?；谀M退火的布局方法如著名的 VPR工具就是其中的一種。IARFP(Insertion-After-RemoveFloorplanning)是一種有效的固定邊框布局規(guī)劃算法,與同類算法相比具有較大的優(yōu)勢。
　　 為了實現(xiàn)高速設(shè)計,本論文基于IARFP算法提出了一種新的FPGA布局規(guī)劃方法。新算法主要包含兩部分,延時優(yōu)化的布局算法和源

3、自FPGA特性的邏輯結(jié)構(gòu)調(diào)整算法。通過調(diào)換模塊的位置,布局算法可以優(yōu)化最長延時路徑；通過邏輯結(jié)構(gòu)調(diào)整,進(jìn)一步降低關(guān)鍵路徑的延時。
　　 電路網(wǎng)絡(luò)中的各邊沿被賦予一定的權(quán)值,處于關(guān)鍵路徑上的各邊沿其權(quán)重不斷增加,使其所在的關(guān)鍵路徑的重要性不斷提高。評估布局規(guī)劃的成本函數(shù)考慮了各路徑的權(quán)重因子,同時也結(jié)合了FPGA的特性。并且新的成本函數(shù)可同時有效地處理多個優(yōu)化目標(biāo)。
　　 基于FPGA的特點,在布局規(guī)劃后期,選擇關(guān)鍵路徑中