基于嵌入式DLL的BIST設(shè)計.pdf

1、隨著集成電路設(shè)計進入超深亞微米階段，電路復雜度不斷提高，芯片測試面臨著巨大的挑戰(zhàn)。內(nèi)建自測試BIST(Built-in self-test)技術(shù)通過在芯片內(nèi)部集成少量的邏輯電路實現(xiàn)對集成電路的測試，被認為是解決測試儀器開發(fā)周期長、復雜度高，費用昂貴的有效方法之一。隨著SOC技術(shù)、IP核技術(shù)的發(fā)展，鎖相技術(shù)作為一個基本的ASIC宏，在無線通訊和微處理器電路中充當時鐘電路的應用更加廣泛，它的錯誤會直接或者間接地影響著許多IC器件的性能，因此

2、，測試鎖相環(huán)對于測試整個芯片來說是非常重要的第一步。
　　 本文在對傳統(tǒng)的內(nèi)建自測試(BIST)技術(shù)以及延遲鎖相環(huán)技術(shù)(DLL)進行研究的基礎(chǔ)上，系統(tǒng)闡述了對延遲鎖相環(huán)的測試方法，提出了基于延遲鎖相環(huán)的內(nèi)建自測試電路的設(shè)計方案。該電路建立在一個簡單的異或非邏輯門和延遲線的基礎(chǔ)上，通過抽樣調(diào)查異或非門的輸出來檢測電路的錯誤點，引入的多余面積很少。除此之外，該內(nèi)建自測試電路還具有一個優(yōu)點，即不需要其它的外部激勵。通過故障仿真的結(jié)果，