基于BIST的嵌入式存儲器可測性設(shè)計研究.pdf

1、當今嵌入式存儲器在SoC芯片面積中所占的比例越來越大，成為SoC芯片發(fā)展的一個顯著特點。由于存儲器單元密度很高，嵌入式存儲器比芯片上的其它元件更容易造成硅片缺陷，成為影響芯片成品率的一個重要因素。目前，芯片的測試己成為制約系統(tǒng)集成度和規(guī)模的瓶頸，傳統(tǒng)的自動測試設(shè)備已經(jīng)不能滿足大規(guī)模集成電路測試的需求，而內(nèi)建自測試的方法已經(jīng)逐步運用到存儲器測試中。內(nèi)建自測試設(shè)計的關(guān)鍵問題是有效的故障模型，有效的測試算法及其實現(xiàn)。 本文從研究系統(tǒng)芯

2、片的可測性設(shè)計理論出發(fā)，對可測性設(shè)計中的內(nèi)建自測試方法作了深入的研究。分析了嵌入式存儲器測試的幾種主要方法及它們的特點和適用范圍，重點研究了存儲器內(nèi)建自測試方法。分析了嵌入式存儲器的各種常見故障和檢測方法，并分析了當前流行的嵌入式存儲器測試算法及其故障覆蓋能力，重點研究了偽隨機測試算法和確定性March算法。 本文設(shè)計了偽隨機數(shù)據(jù)產(chǎn)生器，通過LFSR實現(xiàn)，并對LFSR改進實現(xiàn)概率加權(quán)、遍歷型FSR設(shè)計，用硬件描述語言Verilo

3、g HDL編程，在ModelSim仿真平臺下實現(xiàn)這些設(shè)計。 本文提出了一種改進的帶故障檢測和定位的存儲器內(nèi)建自測試設(shè)計方案。采用故障覆蓋面較大的March C+算法，基于有限狀態(tài)機實現(xiàn)嵌入式存儲器內(nèi)建自測試電路設(shè)計。通過Verilog HDL編寫256×8的SRAM模型，并對SRAM注入各種故障，通過ModelSim仿真依次檢測出這些故障，并能準確判斷故障地址和故障類型。 實驗結(jié)果表明本文提出的存儲器內(nèi)建自測試設(shè)計方案是