高性能面積敏感浮點(diǎn)乘加部件設(shè)計(jì)及可信性測(cè)試體系.pdf

1、分類號(hào)號(hào)UDCCC密級(jí)級(jí)級(jí)學(xué)號(hào)號(hào)號(hào)、砂矯爭(zhēng)了，去軍碩士學(xué)位論文高性能面積敏感浮點(diǎn)乘加部件設(shè)計(jì)及可信性測(cè)試體系李楊學(xué)科名稱:學(xué)科門類:指導(dǎo)教師:申請(qǐng)日期:微電子學(xué)與固體電子學(xué)工學(xué)余寧梅教授2010年3月摘要論文題目:高性能面積敏感浮點(diǎn)乘加部件設(shè)計(jì)及可信性測(cè)試體系學(xué)科專業(yè):微電子與固體電子學(xué)研究生:李楊指導(dǎo)教師:余寧梅教授答辯日期:簽名:簽名:摘要科學(xué)計(jì)算的性能往往能成為很多行業(yè)發(fā)展和深入的瓶頸，而Gedson一T眾核處理器作為定位于未來(lái)高

2、性能科學(xué)計(jì)算的并行計(jì)算芯片解決方案，自然對(duì)于計(jì)算性能有很高的要求。浮點(diǎn)乘加部件作為高性能科學(xué)計(jì)算的一個(gè)關(guān)鍵部件，它的性能直接影響芯片的浮點(diǎn)峰值性能。此外，應(yīng)用于眾核處理器的定位，又使得浮點(diǎn)乘加部件的面積參數(shù)變的十分敏感。因?yàn)橥裙に囅拢挥凶屆娣e做的更小，才能讓一個(gè)芯片容納更多處理器核成為可能。最后作為一個(gè)商用級(jí)別的集成電路工程開(kāi)發(fā)，部件的正確性驗(yàn)證，又成為了重中之重。面對(duì)上述苛刻設(shè)計(jì)要求，本文在實(shí)現(xiàn)目前最快的LANG&BURRANG的

3、“乘法一加法一規(guī)格化一舍入”復(fù)雜算法結(jié)構(gòu)的基礎(chǔ)上，對(duì)許多局部模塊進(jìn)行了面積或延遲上的優(yōu)化，又構(gòu)建和實(shí)施了完備的驗(yàn)證體系，最終實(shí)現(xiàn)了高性能，面積敏感和可信性。在TSMC65nln下實(shí)現(xiàn)了IGHz，0.12~2的性能參數(shù)和面積參數(shù)。其中，由于傳統(tǒng)華萊士樹(shù)占據(jù)浮點(diǎn)乘加部件將近70%的面積，所以本文重點(diǎn)對(duì)華萊士樹(shù)的組織方式進(jìn)行了深入的研究和分析，最終發(fā)現(xiàn)了傳統(tǒng)華萊士樹(shù)組織方式中的資源冗余。又用編程自動(dòng)生成RTL代碼的方法克服了無(wú)冗余華萊士樹(shù)不對(duì)

4、稱結(jié)構(gòu)和繁瑣組織方式帶來(lái)的工程復(fù)雜度和工程故障率困難。最終完成了一個(gè)無(wú)冗余的，充分測(cè)試的4:2壓縮器華萊士樹(shù)。這直接減少了華萊士樹(shù)48%的面積，減少了浮點(diǎn)乘加部件30%的面積。在可信性驗(yàn)證設(shè)計(jì)方面，本設(shè)計(jì)在跑通流行的浮點(diǎn)部件測(cè)試程序以后又?jǐn)⑹隽艘粋€(gè)針對(duì)復(fù)雜數(shù)字IC工程完整的驗(yàn)證體系，其中涵蓋了很多業(yè)界流行方法學(xué)的特點(diǎn)，也體現(xiàn)了一些原創(chuàng)的驗(yàn)證思想。構(gòu)架體系的主要思路是針對(duì)復(fù)雜數(shù)字集成電路中不同的部分、不同的特點(diǎn)和不同的屬性，進(jìn)行多次的分類