分組傳送網(wǎng)絡(luò)自適應(yīng)時(shí)鐘同步技術(shù)研究及應(yīng)用.pdf

1、隨著網(wǎng)絡(luò)技術(shù)的高速發(fā)展，基于電路交換方式的傳統(tǒng)時(shí)分復(fù)用TDM網(wǎng)絡(luò)將朝著分組傳送網(wǎng)絡(luò)PTN(Packet Transport Network)的方向發(fā)展，實(shí)現(xiàn)傳統(tǒng)通信網(wǎng)絡(luò)與目前應(yīng)用廣泛的PTN網(wǎng)絡(luò)融合已成為建設(shè)多業(yè)務(wù)融合網(wǎng)絡(luò)的重要環(huán)節(jié)。但在實(shí)現(xiàn)傳統(tǒng)通信網(wǎng)絡(luò)和PTN網(wǎng)絡(luò)的融合過(guò)程中，會(huì)出現(xiàn)許多問(wèn)題，比如如何保障分組傳送網(wǎng)絡(luò)中傳送TDM業(yè)務(wù)的服務(wù)質(zhì)量QoS、數(shù)據(jù)封裝類型的互通、定時(shí)信息的分配等。具有實(shí)時(shí)性要求的同步業(yè)務(wù)在PTN網(wǎng)絡(luò)中傳送時(shí)，如

2、何保證PTN網(wǎng)絡(luò)的時(shí)鐘同步是實(shí)現(xiàn)同步業(yè)務(wù)同步傳輸首先要解決的問(wèn)題。
　　基于包交換方式的PTN網(wǎng)絡(luò)起初是為傳輸異步數(shù)據(jù)而建立，各通信節(jié)點(diǎn)之間數(shù)據(jù)以異步方式傳輸，且不需要嚴(yán)格的時(shí)鐘同步。如果考慮在PTN網(wǎng)絡(luò)上傳送傳統(tǒng)TDM業(yè)務(wù)，必須考慮PTN網(wǎng)絡(luò)中同步定時(shí)信息分配問(wèn)題。實(shí)現(xiàn)分組傳送網(wǎng)絡(luò)定時(shí)信息分配可以采用外部時(shí)鐘同步法、同步以太技術(shù)或數(shù)據(jù)包方式的自適應(yīng)時(shí)鐘恢復(fù)算法ACR(Adaptive Clock Recovery)。其中外部時(shí)鐘

3、同步法和同步以太技術(shù)都需要相關(guān)硬件設(shè)備支持，這加大了網(wǎng)絡(luò)建設(shè)成本。自適應(yīng)時(shí)鐘恢復(fù)算法可以完全采用軟件方式實(shí)現(xiàn)同步時(shí)鐘恢復(fù)與同步，從而大大降低了網(wǎng)絡(luò)建設(shè)成本，但這種技術(shù)受PTN網(wǎng)絡(luò)包傳輸延時(shí)變化PDV(Packet Delay Variety)影響，需要在終端設(shè)備上設(shè)計(jì)好的濾波算法來(lái)實(shí)現(xiàn)時(shí)鐘同步。
　　本文是在PTN網(wǎng)絡(luò)的自適應(yīng)時(shí)鐘同步技術(shù)的基礎(chǔ)上，采用基于時(shí)間戳方式的自適應(yīng)時(shí)鐘恢復(fù)方法，在一塊具有16路E1接入并提供分組傳送功能接

4、入單板的FPGA芯片中，實(shí)現(xiàn)PTN網(wǎng)絡(luò)承載TDM業(yè)務(wù)的2M業(yè)務(wù)時(shí)鐘恢復(fù)與同步。通過(guò)提取分組數(shù)據(jù)包中時(shí)間戳信息來(lái)控制本地時(shí)鐘恢復(fù)的方式(主要提取1s時(shí)間內(nèi)PTN網(wǎng)絡(luò)最小延時(shí)進(jìn)行濾波操作)，從而消除PTN網(wǎng)絡(luò)PDV和網(wǎng)絡(luò)丟包對(duì)時(shí)鐘恢復(fù)性能影響。其中，時(shí)鐘同步方案主要完成時(shí)戳運(yùn)算模塊的設(shè)計(jì)，時(shí)戳運(yùn)算模塊完成數(shù)字信號(hào)處理功能，即時(shí)戳信息的處理。本設(shè)計(jì)沒(méi)有使用專門的數(shù)字信號(hào)處理器DSP芯片，而是用FPGA內(nèi)部定制的NiosⅡ軟核來(lái)進(jìn)行數(shù)字信號(hào)處理

5、。NiosⅡ軟核實(shí)現(xiàn)數(shù)字信號(hào)處理器功能，并生成控制直接數(shù)字頻率合成器DDS(Direct Digital Synthesizer)輸出頻率的頻率控制字FCW(FrequencyControl Word)。TDM業(yè)務(wù)的2M業(yè)務(wù)時(shí)鐘恢復(fù)通過(guò)控制脈沖溢出型DDS來(lái)完成，其中頻率合成器沒(méi)有采用專用的DDS芯片，而在FPGA芯片中設(shè)計(jì)一相位累加器來(lái)實(shí)現(xiàn)DDS功能，并通過(guò)相位累加器的最高位輸出獲得2M時(shí)鐘。設(shè)計(jì)中為了加快恢復(fù)時(shí)鐘鎖定于發(fā)送端時(shí)鐘的速