微處理器取指譯碼模塊設(shè)計(jì)及結(jié)構(gòu)功能驗(yàn)證.pdf

1、當(dāng)今人類(lèi)社會(huì)是信息飛速發(fā)展的時(shí)代，尤其電子信息技術(shù)已經(jīng)廣泛應(yīng)用到多個(gè)領(lǐng)域，小到使用電子手持設(shè)備，大到促進(jìn)國(guó)防建設(shè)。由于目前人們快節(jié)奏的工作生活，借助處理電子信息核心的微處理器產(chǎn)品已完全取代了傳統(tǒng)的交流溝通方式。因此，高性能微處理器的研究將成為整個(gè)電子信息技術(shù)的關(guān)鍵和焦點(diǎn)內(nèi)容，其中微處理器的結(jié)構(gòu)設(shè)計(jì)又是微處理器設(shè)計(jì)的核心內(nèi)容。
　　 本文運(yùn)用verilogHDL硬件描述語(yǔ)言實(shí)現(xiàn)微處理器中的取指譯碼模塊電路設(shè)計(jì)之后，對(duì)微處理器中的發(fā)

2、射模塊進(jìn)行了研究，最后運(yùn)用VCS仿真工具對(duì)微處理器結(jié)構(gòu)完成軟件模擬驗(yàn)證。論文研究的具體工作如下：
　　 1)取指譯碼模塊設(shè)計(jì)：取指令能力的高低對(duì)微處理器的性能有很大影響。使用指令Cache可以緩解微處理器和存儲(chǔ)器之間的性能差距，來(lái)提高微處理器的指令取指能力，進(jìn)而提高微處理器的性能。運(yùn)用verilogHDL硬件描述語(yǔ)言設(shè)計(jì)完成滿(mǎn)足四取指、四譯碼結(jié)構(gòu)的設(shè)計(jì)需求的硬件電路。
　　 2)取指譯碼、部分發(fā)射模塊的延遲調(diào)優(yōu)：速度是衡

3、量芯片性能的三個(gè)標(biāo)準(zhǔn)之一。要想設(shè)計(jì)出的芯片具有市場(chǎng)競(jìng)爭(zhēng)力，必須有較優(yōu)的延遲。本次設(shè)計(jì)是運(yùn)用SMIC0.13μm工藝庫(kù)下進(jìn)行邏輯綜合，系統(tǒng)時(shí)鐘周期為3.3ns，即目標(biāo)工作頻率達(dá)300MHZ。通過(guò)微處理器結(jié)構(gòu)設(shè)計(jì)部分的調(diào)延，最終滿(mǎn)足預(yù)期目標(biāo)。
　　 3)微處理器的結(jié)構(gòu)功能驗(yàn)證：驗(yàn)證是芯片流片的瓶頸，探究高質(zhì)量的驗(yàn)證環(huán)境顯得相當(dāng)重要。本文對(duì)微處理器結(jié)構(gòu)進(jìn)行了C建模模擬，基于SV自動(dòng)對(duì)比平臺(tái)，進(jìn)行整個(gè)微處理器結(jié)構(gòu)功能驗(yàn)證，包括RTL功能