微處理器取指譯碼模塊設(shè)計及結(jié)構(gòu)功能驗證.pdf

1、當(dāng)今人類社會是信息飛速發(fā)展的時代，尤其電子信息技術(shù)已經(jīng)廣泛應(yīng)用到多個領(lǐng)域，小到使用電子手持設(shè)備，大到促進國防建設(shè)。由于目前人們快節(jié)奏的工作生活，借助處理電子信息核心的微處理器產(chǎn)品已完全取代了傳統(tǒng)的交流溝通方式。因此，高性能微處理器的研究將成為整個電子信息技術(shù)的關(guān)鍵和焦點內(nèi)容，其中微處理器的結(jié)構(gòu)設(shè)計又是微處理器設(shè)計的核心內(nèi)容。
　　 本文運用verilogHDL硬件描述語言實現(xiàn)微處理器中的取指譯碼模塊電路設(shè)計之后，對微處理器中的發(fā)

2、射模塊進行了研究，最后運用VCS仿真工具對微處理器結(jié)構(gòu)完成軟件模擬驗證。論文研究的具體工作如下：
　　 1)取指譯碼模塊設(shè)計：取指令能力的高低對微處理器的性能有很大影響。使用指令Cache可以緩解微處理器和存儲器之間的性能差距，來提高微處理器的指令取指能力，進而提高微處理器的性能。運用verilogHDL硬件描述語言設(shè)計完成滿足四取指、四譯碼結(jié)構(gòu)的設(shè)計需求的硬件電路。
　　 2)取指譯碼、部分發(fā)射模塊的延遲調(diào)優(yōu)：速度是衡

3、量芯片性能的三個標(biāo)準(zhǔn)之一。要想設(shè)計出的芯片具有市場競爭力，必須有較優(yōu)的延遲。本次設(shè)計是運用SMIC0.13μm工藝庫下進行邏輯綜合，系統(tǒng)時鐘周期為3.3ns，即目標(biāo)工作頻率達300MHZ。通過微處理器結(jié)構(gòu)設(shè)計部分的調(diào)延，最終滿足預(yù)期目標(biāo)。
　　 3)微處理器的結(jié)構(gòu)功能驗證：驗證是芯片流片的瓶頸，探究高質(zhì)量的驗證環(huán)境顯得相當(dāng)重要。本文對微處理器結(jié)構(gòu)進行了C建模模擬，基于SV自動對比平臺，進行整個微處理器結(jié)構(gòu)功能驗證，包括RTL功能