面向微處理器驗證的分層隨機激勵技術的設計研究.pdf

1、隨著嵌入式系統(tǒng)功能日益增強，設計復雜度和上市時間(TTM)之間的矛盾逐漸突出，提高功能測試驗證的效率和覆蓋率是當前數字集成電路研究的熱門領域。本文以嵌入式CPU的驗證為背景，探索數字集成電路功能驗證的激勵產生方法，提出一種基于層次化架構的受限約束隨機激勵產生方法，可增強激勵產生的目的性和提升覆蓋率，從而提高處理器的驗證效率。主要研究內容和創(chuàng)新點包括：
　　 1．層次化的隨機約束技術。在分層架構下將直接激勵針對性強和普通受限隨機激

2、勵測試方便的優(yōu)點相結合，實現從底層處理器信號級到高層處理器系統(tǒng)級隨機激勵的逐層抽象，提高測試激勵的質量和有效性。該技術通過測試層、場景層、功能層和指令層，提供靈活的約束參數配置接口，解決嵌入式CPU驗證中傳統(tǒng)受限隨機激勵方法所面臨的參數配置復雜度高和針對性低的問題，實現隨機測試激勵在不同粒度范圍的高效可控，縮減測試激勵搜索空間，加快驗證的收斂速度。
　　 2．可配置功能庫技術。通過抽象處理器內部邏輯和外部通信功能，以處理器功能單

3、元為隨機激勵的構建基礎，產生基于指令和通信接口行為操作的測試序列流。該技術利用處理器計算與通信的正交性原則，構建復雜的處理器模擬運行環(huán)境，擴大測試覆蓋空間。功能庫將測試案例的約束編寫與具體的處理器功能實現方法相分離，減少隨機測試向量數目，并可重用于系列處理器驗證過程中，顯著提高處理器驗證效率。
　　 該分層隨機激勵產生技術成功應用于CKCore微處理器的功能驗證平臺。實驗結果表明：該方法與創(chuàng)痛受限隨機激勵相比，在功能覆蓋率相同的