CMOS模擬IP集成電路設(shè)計(jì).pdf

1、基準(zhǔn)電壓源或電流源廣泛地應(yīng)用于DRAM存儲(chǔ)器、Flash存儲(chǔ)器、模/數(shù)轉(zhuǎn)換器(ADC)、數(shù)/模轉(zhuǎn)換器(DAC)等集成電路中，是模擬集成電路中最重要的IP電路。在整個(gè)模擬和混合信號(hào)系統(tǒng)中產(chǎn)生精確的、恒定的基準(zhǔn)電壓或基準(zhǔn)電流對(duì)整個(gè)電路系統(tǒng)的性能起到關(guān)鍵的作用。其抗噪聲性能直接影響整個(gè)電路系統(tǒng)的精度和性能。但在實(shí)際的電路中，理想基準(zhǔn)源電路是不可能實(shí)現(xiàn)的，只能通過改進(jìn)措施才可以使基準(zhǔn)電壓達(dá)到要求。目前最常用的方法是帶隙基準(zhǔn)電路技術(shù)，高階補(bǔ)償電壓

2、基準(zhǔn)溫度系數(shù)理論上突破0.3ppm/℃，在工程實(shí)踐中溫度系數(shù)已經(jīng)達(dá)到3～5ppm/℃，研究有效的高階補(bǔ)償技術(shù)仍然是基準(zhǔn)電路設(shè)計(jì)的難點(diǎn)和熱點(diǎn)。
　　 本論文主要研究了模擬IP中重要的電路：具有靜態(tài)特性的運(yùn)算放大器和具有動(dòng)態(tài)特性的基準(zhǔn)電壓源的設(shè)計(jì)。其中在研究了帶隙基準(zhǔn)電路高階溫度系數(shù)補(bǔ)償技術(shù)的基礎(chǔ)上，基于高階線性分段補(bǔ)償策略，提出了輸出支路自適應(yīng)分段補(bǔ)償技術(shù)。利用此補(bǔ)償思想實(shí)現(xiàn)了兩種不同結(jié)構(gòu)的電路，從高精度的角度完成電路層次的設(shè)計(jì)和

3、優(yōu)化。
　　 首先對(duì)基準(zhǔn)電壓源電路進(jìn)行了原理分析，對(duì)現(xiàn)有電壓基準(zhǔn)電路溫度系數(shù)補(bǔ)償方式進(jìn)行了系統(tǒng)歸納總結(jié)，為電路設(shè)計(jì)提供理論基礎(chǔ)。其次，對(duì)于運(yùn)算放大器對(duì)帶隙的影響，設(shè)計(jì)了能適用于基準(zhǔn)電路的高增益、低失調(diào)的兩級(jí)運(yùn)算放大器，運(yùn)放的增益達(dá)到74.8dB；在高精度基準(zhǔn)電壓源的設(shè)計(jì)中：首先詳細(xì)分析了溫度補(bǔ)償方法，利用輸出支路自適應(yīng)分段補(bǔ)償技術(shù)設(shè)計(jì)了基于運(yùn)算放大器結(jié)構(gòu)和基于電流鏡結(jié)構(gòu)的兩款不同類型的低溫漂電路；同時(shí)根據(jù)溫度補(bǔ)償原理等確定各個(gè)參

4、數(shù)，包括電壓電流大小，電阻等參數(shù)；在這基礎(chǔ)上用Cadence Sepctre進(jìn)行仿真(本設(shè)計(jì)采用CSMC0.35μm，3.3V CMOS工藝)，在(-40℃