模擬延時(shí)單元集成電路設(shè)計(jì).pdf

1、隨著集成電路行業(yè)的快速發(fā)展，高速數(shù)?；旌舷到y(tǒng)對(duì)信號(hào)時(shí)序的要求日益增加。所以，設(shè)計(jì)電路時(shí)可以通過(guò)添加若干延時(shí)單元，以補(bǔ)償信號(hào)路徑間的延時(shí)差異、解決時(shí)鐘歪斜等問(wèn)題。延時(shí)單元已經(jīng)在均衡器、天線陣列以及延時(shí)鎖相環(huán)系統(tǒng)中得到廣泛的應(yīng)用。而且，延時(shí)單元的重要作用決定了延時(shí)鎖相環(huán)等系統(tǒng)的性能。因此，延時(shí)單元成為一項(xiàng)重要的研究模塊。
　　本文首先設(shè)計(jì)了基于延時(shí)鎖相環(huán)的延時(shí)單元。延時(shí)鎖相環(huán)由四大基本模塊組成，分別是鑒相器、電荷泵、環(huán)路濾波器和壓控延

2、時(shí)線。本設(shè)計(jì)采用分頻器解決鑒相器工作頻率的限制。同時(shí)，引入簡(jiǎn)單的NMOS管，解決了傳統(tǒng)延時(shí)鎖相環(huán)無(wú)法鎖定和諧波鎖定的問(wèn)題。延時(shí)單元采用源極耦合差分結(jié)構(gòu)，實(shí)現(xiàn)較小延時(shí)和提高輸入信號(hào)的頻率。本設(shè)計(jì)采用IBM0.13μmCMOS工藝，芯片總面積為520×720μm2。后仿真表明，延時(shí)鎖相環(huán)實(shí)現(xiàn)了輸入信號(hào)頻率為3GHz-5GHz。延時(shí)線包含10級(jí)延時(shí)單元，當(dāng)輸入信號(hào)為5GHz時(shí)，產(chǎn)生10個(gè)等間隔的時(shí)鐘信號(hào)，每級(jí)延時(shí)為20ps。當(dāng)輸入信號(hào)分別為3

3、GHz和5GHz時(shí)，延時(shí)鎖相環(huán)輸出信號(hào)的靜態(tài)延時(shí)誤差為2.6ps和8.5ps，峰峰值抖動(dòng)為3.3ps和1.7ps。
　　延時(shí)鎖相環(huán)具有負(fù)反饋調(diào)節(jié)功能，所以在不同的工藝角下，延時(shí)線延時(shí)保持不變。本文又設(shè)計(jì)了高精度延時(shí)單元，延時(shí)鎖相環(huán)作為環(huán)外延時(shí)線的控制環(huán)路，環(huán)內(nèi)外延時(shí)線共用控制電壓，實(shí)現(xiàn)高精度延時(shí)。延時(shí)單元采用有源電感峰化技術(shù)，提高帶寬，實(shí)現(xiàn)對(duì)高頻信號(hào)的延時(shí)。本設(shè)計(jì)也采用IBM0.13μmCMOS工藝，芯片總面積為585×720μm