模擬延時單元集成電路設(shè)計.pdf

1、隨著集成電路行業(yè)的快速發(fā)展，高速數(shù)?；旌舷到y(tǒng)對信號時序的要求日益增加。所以，設(shè)計電路時可以通過添加若干延時單元，以補償信號路徑間的延時差異、解決時鐘歪斜等問題。延時單元已經(jīng)在均衡器、天線陣列以及延時鎖相環(huán)系統(tǒng)中得到廣泛的應(yīng)用。而且，延時單元的重要作用決定了延時鎖相環(huán)等系統(tǒng)的性能。因此，延時單元成為一項重要的研究模塊。
　　本文首先設(shè)計了基于延時鎖相環(huán)的延時單元。延時鎖相環(huán)由四大基本模塊組成，分別是鑒相器、電荷泵、環(huán)路濾波器和壓控延

2、時線。本設(shè)計采用分頻器解決鑒相器工作頻率的限制。同時，引入簡單的NMOS管，解決了傳統(tǒng)延時鎖相環(huán)無法鎖定和諧波鎖定的問題。延時單元采用源極耦合差分結(jié)構(gòu)，實現(xiàn)較小延時和提高輸入信號的頻率。本設(shè)計采用IBM0.13μmCMOS工藝，芯片總面積為520×720μm2。后仿真表明，延時鎖相環(huán)實現(xiàn)了輸入信號頻率為3GHz-5GHz。延時線包含10級延時單元，當輸入信號為5GHz時，產(chǎn)生10個等間隔的時鐘信號，每級延時為20ps。當輸入信號分別為3

3、GHz和5GHz時，延時鎖相環(huán)輸出信號的靜態(tài)延時誤差為2.6ps和8.5ps，峰峰值抖動為3.3ps和1.7ps。
　　延時鎖相環(huán)具有負反饋調(diào)節(jié)功能，所以在不同的工藝角下，延時線延時保持不變。本文又設(shè)計了高精度延時單元，延時鎖相環(huán)作為環(huán)外延時線的控制環(huán)路，環(huán)內(nèi)外延時線共用控制電壓，實現(xiàn)高精度延時。延時單元采用有源電感峰化技術(shù)，提高帶寬，實現(xiàn)對高頻信號的延時。本設(shè)計也采用IBM0.13μmCMOS工藝，芯片總面積為585×720μm