通用16位CPU設(shè)計(jì)與仿真測(cè)試.pdf

1、隨著信息技術(shù)的發(fā)展,電子系統(tǒng)在各行各業(yè)中均得到了廣泛的應(yīng)用,研究和掌握其處理核心CPU的設(shè)計(jì)技術(shù)成為當(dāng)代科技的必然主題。
　　 本文基于現(xiàn)代EDA技術(shù),以Altera公司生產(chǎn)的StratixⅢ系列的型號(hào)為EP3SL34F1760C4的FPGA芯片作為目標(biāo)器件,用Verilog HDL作為硬件描述語(yǔ)言完成一個(gè)通用16位CPU的設(shè)計(jì)和仿真測(cè)試。
　　 在本文的各個(gè)階段分別使用了相應(yīng)的EDA設(shè)計(jì)工具-Altera公司的Quar

2、tusⅡ集成開(kāi)發(fā)環(huán)境和Mentor Graphics公司的仿真工具M(jìn)odelsim,分別進(jìn)行各模塊或整體系統(tǒng)的網(wǎng)表生成和仿真測(cè)試。
　　 本文采用RISC指令系統(tǒng)進(jìn)行通用16位CPU指令的設(shè)計(jì),通過(guò)簡(jiǎn)化指令系統(tǒng)使CPU的結(jié)構(gòu)更加簡(jiǎn)單合理,從而提高運(yùn)算速度;同時(shí)采用RISC指令系統(tǒng)設(shè)計(jì)了常用的32條操作指令,基本能直接或間接地執(zhí)行關(guān)于CPU的各項(xiàng)操作:并對(duì)組成通用CPU的常規(guī)模塊進(jìn)行設(shè)計(jì)和仿真;除了對(duì)常規(guī)模塊的設(shè)計(jì),本文還加入了整

3、型乘除法和浮點(diǎn)運(yùn)算專用模塊,加入該專用模塊的意義在于:能夠提高乘除法運(yùn)算和浮點(diǎn)運(yùn)算的效率,同時(shí)減輕了CPU的運(yùn)算負(fù)擔(dān),從而節(jié)省CPU時(shí)間。
　　 本文的另一個(gè)內(nèi)容是仿照IEEE754標(biāo)準(zhǔn)設(shè)計(jì)了16位浮點(diǎn)數(shù)的格式,并對(duì)此格式浮點(diǎn)數(shù)進(jìn)行四則運(yùn)算的設(shè)計(jì)和仿真,這樣做是因?yàn)楝F(xiàn)實(shí)中自定義格式數(shù)的情況經(jīng)常發(fā)生,直接用通用CPU進(jìn)行處理必然會(huì)發(fā)生不可預(yù)想的錯(cuò)誤,這時(shí)可以將特殊功能模塊與CPU進(jìn)行連接以達(dá)到對(duì)自定義數(shù)的專業(yè)處理。