多核網(wǎng)絡處理器數(shù)據(jù)推拉總線協(xié)議關鍵技術與實現(xiàn).pdf

1、隨著互聯(lián)網(wǎng)日新月異的變化和微電子技術突飛猛進的發(fā)展，作為現(xiàn)代網(wǎng)絡系統(tǒng)的核心設備網(wǎng)絡處理器正在向著多核SoC的方向演進。多線程數(shù)據(jù)處理器單元以其高度的靈活性和高效的并行處理功能受到了廣泛的歡迎。它所具有的特性使其在面對網(wǎng)絡協(xié)議的頻繁更新和網(wǎng)絡帶寬的快速增加時顯得更加游刃有余。其中作為網(wǎng)絡處理器中關鍵結構之一的總線接口單元承擔了網(wǎng)絡處理器大量內部資源之間的數(shù)據(jù)通路和控制通路相關任務，其設計的有效性極大地影響了整個網(wǎng)絡處理器系統(tǒng)的性能。因而，

2、推/拉引擎作為總線接口單元的核心機構，其功能的實現(xiàn)便成為網(wǎng)絡處理器系統(tǒng)的關鍵點之一。
　　 本文針對XDNP多核網(wǎng)絡處理器所采用的多線程包處理器結構，設計了適合多線程多核包處理器的片上集成方案，重點對基于存儲控制器主導的數(shù)據(jù)總線的數(shù)據(jù)推拉方案進行了協(xié)議設計與具體的硬件時序的實現(xiàn)。文中以推/拉引擎為核心，對與之相關的技術細節(jié)諸如就緒輪詢機制、端口爭用的解決、緩沖存儲設計以及直接內存存取進行了研究，并對與之相關的設計細節(jié)諸如任務執(zhí)行