多核網(wǎng)絡(luò)處理器共享存儲控制系統(tǒng)設(shè)計與優(yōu)化.pdf

1、本文針對片上多核網(wǎng)絡(luò)處理器的結(jié)構(gòu)對多核共享存儲控制系統(tǒng)進(jìn)行了設(shè)計與優(yōu)化。主要設(shè)計完成了共享存儲控制器片上接口隊列結(jié)構(gòu)、基于優(yōu)先級的存儲訪問指令仲裁模塊、多處理器與存儲器進(jìn)行數(shù)據(jù)交互的推拉引擎結(jié)構(gòu)、存儲控制器接口等核心模塊功能。重點研究了共享存儲控制器與多線程包處理引擎之間的異步訪存方式、片上包緩沖結(jié)構(gòu)RFIFO和TFIFO與存儲控制器之間實現(xiàn)數(shù)據(jù)直接轉(zhuǎn)發(fā)的DMA通道。
　　 考慮到對存儲器長時間的訪存延時，本文結(jié)合片上多核網(wǎng)絡(luò)處

2、理器對片外存儲器充當(dāng)轉(zhuǎn)發(fā)表和數(shù)據(jù)包緩沖的需求，對共享存儲控制器的結(jié)構(gòu)進(jìn)行了優(yōu)化和改進(jìn)，通過增加指令預(yù)取電路和對存儲控制接口的改進(jìn)可實現(xiàn)對SDRAM存儲器的動態(tài)優(yōu)化，根據(jù)連續(xù)指令地址信息動態(tài)選擇同行同bank優(yōu)化或bank交錯優(yōu)化方案，最大限度利用了可以優(yōu)化的指令。
　　 最后并將共享存儲控制系統(tǒng)的RTL級電路在XDNP多核網(wǎng)絡(luò)處理器驗證平臺上進(jìn)行了功能驗證，結(jié)果表明控制的各個功能模塊設(shè)計正確，能夠完成多核處理器對片外SDRAM的