可測試性設(shè)計技術(shù)及應(yīng)用研究.pdf

1、隨著微電子技術(shù)的迅速發(fā)展、芯片集成度的不斷提高以及電路板復(fù)雜性的不斷增加，傳統(tǒng)的測試模型和測試方法已經(jīng)不能滿足當前的測試要求,測試費用急劇增加。測試人員根據(jù)已經(jīng)設(shè)計好的系統(tǒng)來制定測試方案的方法已經(jīng)不適應(yīng)實際測試要求?；谝陨峡紤]，本文從如何有效提高可測試性、減輕對自動測試設(shè)備的依賴和要求，結(jié)合應(yīng)用對數(shù)字電路和存儲器的可測試性設(shè)計進行了重點研究。 首先本文介紹了可測試性設(shè)計(Design-For-Testability ,DFT)

2、的內(nèi)涵和方法，可測試性設(shè)計有兩種方法：專用可測試性設(shè)計和結(jié)構(gòu)化可測試性設(shè)計（邊界掃描和內(nèi)建自測試）；研究了SCOAP測度和算法，分析了提高電路可測試性的方法。其次，本文對邊界掃描法的原理，電路實現(xiàn)方法和邊界掃描的描述語言（BSDL）進行了分析，對8位D觸發(fā)器進行了邊界掃描設(shè)計,給出了原代碼和TAP控制器的仿真波形。再次，本文重點研究了可測試性設(shè)計的一種經(jīng)濟、實用的方法：內(nèi)建自測試（Build-In Self -Test, BIST），包

3、括隨機邏輯BIST和存儲器BIST；通過將測試生成及響應(yīng)分析邏輯置入電路的內(nèi)部，具有BIST功能的電路無須外部支持即可產(chǎn)生測試激勵、分析測試響應(yīng)，從而可使數(shù)字系統(tǒng)的測試和診斷快速而有效的進行。本文介紹了內(nèi)建自測試的原理，測試算法和電路實現(xiàn)方法，對8位行波進位加法器進行了隨機邏輯BIST設(shè)計，對容量為16*8的ROM和RAM進行了存儲器BIST設(shè)計。上述BIST設(shè)計的測試矢量生成電路、被測內(nèi)核、特征分析電路和內(nèi)建自測試控制電路在同一芯片內(nèi)