Garfield芯片的可測性設計及測試生成.pdf

1、隨著系統(tǒng)芯片(SOC)規(guī)模的不斷增大，可測性設計(DFT)已經成為芯片設計中一個重要的組成部分；同時，系統(tǒng)芯片的復雜性也給可測性設計以及測試矢量生成帶來了挑戰(zhàn)。本課題主要是實現(xiàn)國家專用集成電路系統(tǒng)工程技術研究中心自主研發(fā)的系統(tǒng)芯片--Garfield的可測性設計及測試矢量生成。 在簡單論述了與Garfield芯片測試開發(fā)相關的內容后，本文闡述了Garfield芯片可測性設計的實現(xiàn)。芯片中的隨機邏輯部分采用了掃描可測性設計。RTL

2、級可測性設計主要考慮如何實現(xiàn)對電路中的時鐘以及復位信號的控制；掃描鏈插入時主要解決掃描數據移位以及捕獲時會出現(xiàn)的問題。完成全掃描可測性設計后，單固定故障測試覆蓋率達到98.06﹪.針對全掃描設計對芯片性能和面積的影響，本文采用了一種針對具有層次化結構的設計的部分掃描單元選擇方案，理論分析和實驗結果都表明了選擇方案的有效性。Garfield芯片完成部分掃捕可測性設計后，在測試覆蓋率(95.60﹪)滿足要求的基礎上可測性設計對芯片性能的影響

3、顯著降低(僅為1.80﹪)。嵌入式SRAM采用了內建自測試(BIST)可測性設計，BIST電路實現(xiàn)了用于SRAM測試的四種March算法，覆蓋了SRAM中常見的故障。系統(tǒng)級可測性設計主要是將存儲器：BIST與ARM核的邊界掃描測試相結合。完成可測性設計后，本文分別針對單固定故障、轉換故障以及路徑延遲故障對Garfield芯片的隨機邏輯進行了測試矢量生成，測試覆蓋率(分別為96.16﹪、92.26﹪和11.96﹪)達到了工程上的要求；靜態(tài)