芯片設(shè)計(jì)中的可測(cè)試性設(shè)計(jì)技術(shù).pdf

1、隨著集成電路工藝復(fù)雜度和設(shè)計(jì)復(fù)雜度的提高,集成電路的測(cè)試變得越來越困難,可測(cè)試性設(shè)計(jì)已經(jīng)成為解決芯片測(cè)試問題的主要手段.基于IP(Intellectual Property)核復(fù)用的片上系統(tǒng)(Soc)芯片使得測(cè)試問題變得更加突出,也對(duì)集成電路可測(cè)性設(shè)計(jì)方法和相關(guān)的設(shè)計(jì)流程提出了新的要求.本文首先簡(jiǎn)要闡述了集成電路各種常用的測(cè)試方法、故障機(jī)理和故障模型、與可測(cè)性設(shè)計(jì)相關(guān)的標(biāo)準(zhǔn)等內(nèi)容,然后概述了常用的可測(cè)性設(shè)計(jì)技術(shù),如掃描可測(cè)性設(shè)計(jì),內(nèi)建自

2、測(cè)試,邊界掃描等.接下來結(jié)合OR1200芯片的具體電路結(jié)構(gòu),分析各種可測(cè)性設(shè)計(jì)方法的優(yōu)缺點(diǎn),著重研究了實(shí)現(xiàn)OR1200芯片可測(cè)性設(shè)計(jì)的方案.此外還采用測(cè)試向量生成的方法來檢驗(yàn)可測(cè)性設(shè)計(jì)的有效性,結(jié)果表明經(jīng)過可測(cè)性設(shè)計(jì),采用可測(cè)試性設(shè)計(jì)能很好地達(dá)到OR1200芯片測(cè)試的要求.CMOS器件進(jìn)入超深亞微米階段,集成電路繼續(xù)向高集成度、高速度、低功耗發(fā)展,使得集成電路在測(cè)試和可測(cè)試性設(shè)計(jì)上都面臨新的挑戰(zhàn).本文分析了測(cè)試和可測(cè)試性設(shè)計(jì)面臨的困境;