基于65nm的低功耗設(shè)計與等價性驗(yàn)證.pdf

1、隨著移動通訊技術(shù)的發(fā)展和手機(jī)用戶的快速拓展，低功耗技術(shù)已經(jīng)廣泛的應(yīng)用于手機(jī)芯片設(shè)計中。傳統(tǒng)的低功耗設(shè)計方法已經(jīng)不能滿足日益俱進(jìn)的低功耗需求。為了能夠更加積極的降低功耗，本文采用了一種新的低功耗設(shè)計方法：靜態(tài)多電壓設(shè)計方法。靜態(tài)多電壓設(shè)計方法拋棄了傳統(tǒng)的單電源模式，在整個設(shè)計中將設(shè)計明確的劃分為多個電壓域，UPF在綜合過程中，作為低功耗指導(dǎo)插入低功耗元件，實(shí)現(xiàn)低功耗設(shè)計。在整個電路的運(yùn)行過程中，芯片各個部分的電壓都可以根據(jù)需要來降低工作電

2、壓或者直接切斷電源用以降低功耗。本文參考 Accellera UPF v1.0標(biāo)準(zhǔn)，依照 ARM總線外圍電路的低功耗意圖，完成了ARM總線外圍電路 UPF的設(shè)計。
　　在超大規(guī)模集成電路設(shè)計在中，傳統(tǒng)的門級仿真時間過長，測試向量無法覆蓋整個設(shè)計，形式驗(yàn)證應(yīng)運(yùn)而生。本文采用 Cadence公司的Conformal工具，基于RTL、UPF的綜合結(jié)果，在現(xiàn)有的兩種驗(yàn)證方法的基礎(chǔ)上提出一種新的方法。這種新的方法解決了打平的驗(yàn)證方法無法解決