非對稱性單電子器件模擬.pdf

1、縮小集成器件的特征尺寸是提高集成電路綜合性能的最基本方法，也是半導體摩爾定律的基礎。在傳統(tǒng)的半導體器件中，電子被看成是經(jīng)典粒子，它通常只用于電子相干長度小于器件最小尺寸的條件。隨著集成器件尺寸的不斷縮小，電子能級的分離程度不斷增加，量子效應開始顯現(xiàn)，當特征尺寸小于10nm后，量子隧穿效應將會使傳統(tǒng)的半導體集成器件失效，也就是到達傳統(tǒng)半導體集成器件的物理極限。針對這種情況，世界各國的研究單位提出了一些新的器件理論和模型，其中單電子器件(S

2、ingle Electron Device，SED)是目前被認為是最有發(fā)展前景的新器件。 自單電子器件問世以來，因為其低功耗，高速率及靈敏度，成為新器件的寵兒。然而它也有增益低，不利于級聯(lián)；正反向邏輯同時存在，可能出現(xiàn)干擾；由于隧穿幾率問題，無法準確控制器件邏輯及其時間等缺點。 本文較詳細介紹了單電子器件的原理、材料制備及電路器件方面的研究現(xiàn)狀。在基于目前單電子器件設計存在的一些問題，提出了采用非對稱設計來解決其中一些主

3、要的、采用對稱設計難以解決的一些問題，比如正反邏輯同時存在互相干擾、器件工作溫度低、存儲時間短等。文中系統(tǒng)的討論了單電子器件中可能采用非對稱設計的三種情況，并可應用形成不同性能，又各有特點的單電子器件：采用非對稱勢壘結構的單電子器件(ATBs)，由于其非對稱臺階狀勢壘的存在，不僅使其擦寫速度保持在μs和ns量級，其存儲時間長達數(shù)年，有效的解決了單電子器件擦寫速率與保存時間的矛盾；而采用非對稱勢壘形狀設計的單電子隧穿二極管結構，則有效的產(chǎn)