基于偽路徑優(yōu)化的關(guān)鍵路徑精確時序研究.pdf

1、半導(dǎo)體工藝水平的飛速提高使當(dāng)今集成電路的發(fā)展進(jìn)入到深亞微米時代，隨著集成電路的設(shè)計規(guī)模越來越大、復(fù)雜度越來越高，而產(chǎn)品上市的周期卻越來越短，在這種情況下設(shè)計時就必須考慮更多因素的影響，尤其是時序驗(yàn)證變得越來越關(guān)鍵，那么在傳統(tǒng)ASIC設(shè)計流程中使用繁雜的電路仿真進(jìn)行制造前的時序驗(yàn)證已不切實(shí)際，取而代之的是基于靜態(tài)時序分析的時序終止法。靜態(tài)時序分析一個重要目的就是采用窮盡分析法來保證對芯片性能起決定作用的電路關(guān)鍵路徑時序收斂，即確定關(guān)鍵路徑

2、及其精確延時信息，本文通過兩個方面對靜態(tài)時序分析中關(guān)鍵路徑問題的相關(guān)技術(shù)進(jìn)行研究與分析：偽路徑的檢測與去除和關(guān)鍵路徑搜索與精確延時信息修正算法。 本文一方面采用目前主流的電路分析拓?fù)浣Y(jié)構(gòu)——有向無環(huán)路圖研究時序電路中延時無關(guān)邏輯偽路徑的檢測方法，并且提出一種快速、簡便有效的方法去除已經(jīng)檢測到的所有此類偽路徑，以減小后續(xù)靜態(tài)時序分析的復(fù)雜度；另一方面對于經(jīng)典邏輯單元延時模型進(jìn)行全面分析，結(jié)合單元邏輯功能和輸入信號過渡時間這兩個參數(shù)

3、對于邏輯單元延時的影響，設(shè)計出一種廣度與深度相結(jié)合的新穎延時信息修正算法，來改善已經(jīng)得到的電路關(guān)鍵路徑延時信息，提高靜態(tài)時序分析的精確度，更好地指導(dǎo)后端布局布線工作。 本文所研究的技術(shù)已經(jīng)在國家高技術(shù)研究發(fā)展計劃子課題“疊加圖文信息于標(biāo)準(zhǔn)模擬視頻信號用VACIP標(biāo)準(zhǔn)化與產(chǎn)業(yè)化”項(xiàng)目中得到很好地驗(yàn)證，其中在VACIP設(shè)計的靜態(tài)時序分析過程中加入以上兩個獨(dú)創(chuàng)性的算法，明顯改善了設(shè)計中部分特殊功能路徑的靜態(tài)時序分析結(jié)果，為設(shè)計出性能更