基于FPGA的異步數(shù)據(jù)分接系統(tǒng)的研究與實(shí)現(xiàn).pdf

1、隨著現(xiàn)代通信事業(yè)的發(fā)展，對(duì)數(shù)據(jù)傳輸速率和帶寬的要求越來(lái)越高，因此經(jīng)常依據(jù)時(shí)分復(fù)用的原理，通過(guò)數(shù)字復(fù)接與分接（簡(jiǎn)稱數(shù)字復(fù)接技術(shù)）來(lái)實(shí)現(xiàn)不同速率等級(jí)數(shù)據(jù)碼流的合并與分離，以充分合理地利用傳輸信道。 數(shù)字復(fù)接技術(shù)應(yīng)用的非常廣泛，如在公共數(shù)據(jù)網(wǎng)形成了E1、T1等體系，但其設(shè)備大多采用大規(guī)模ASIC芯片實(shí)現(xiàn)，迄今為止較少用FPGA實(shí)現(xiàn)數(shù)字復(fù)接系統(tǒng)的專(zhuān)用芯片。在數(shù)字復(fù)接系統(tǒng)中，收端的分接器如何準(zhǔn)確高效地接收、分離、轉(zhuǎn)發(fā)復(fù)用信號(hào)是整個(gè)系統(tǒng)重要

2、環(huán)節(jié)。本文在結(jié)合具體項(xiàng)目需求的基礎(chǔ)上，研究一種針對(duì)異步串行數(shù)據(jù)的專(zhuān)用分接器及其在FPGA上的實(shí)現(xiàn)。由于需要進(jìn)行傳輸數(shù)據(jù)的速度轉(zhuǎn)換，因此實(shí)現(xiàn)分接器必將涉及數(shù)字系統(tǒng)的異步設(shè)計(jì)，這是用FPGA實(shí)現(xiàn)數(shù)字分接器的難點(diǎn)。本文首先深入分析了FPGA平臺(tái)異步信號(hào)的行為，給出異步信號(hào)傳輸?shù)慕鉀Q方案及分接器整體的時(shí)序設(shè)計(jì)，其中本文提出的“結(jié)繩法”同步器可以較好地解決快時(shí)鐘域信號(hào)向慢時(shí)鐘域過(guò)渡的問(wèn)題。在此基礎(chǔ)上重點(diǎn)研究在跨時(shí)鐘域環(huán)境下，分接器的位同步、幀同步