BIST技術(shù)的研究及在數(shù)?；旌想娐分械膶?shí)現(xiàn).pdf

1、隨著集成電路技術(shù)的迅速發(fā)展，芯片的集成度越來(lái)越高，怎樣對(duì)電路進(jìn)行有效測(cè)試就顯得越來(lái)越重要。 本文首先介紹了電路測(cè)試的相關(guān)知識(shí)和可測(cè)性設(shè)計(jì)中的內(nèi)建自測(cè)試的原理、架構(gòu)和測(cè)試方法分類等等，在闡明了內(nèi)建自測(cè)試使用低功耗架構(gòu)的必要性及功耗消耗的模式后，研究了內(nèi)建自測(cè)試的低功耗設(shè)計(jì)，采用測(cè)試時(shí)降低平均異動(dòng)次數(shù)的方法達(dá)到降低功耗的目的，證明了所產(chǎn)生的測(cè)試向量不會(huì)有重復(fù)的測(cè)試向量產(chǎn)生，而且其測(cè)試向量的隨機(jī)特性跟原始的架構(gòu)相差無(wú)幾。因此，在相同的

2、測(cè)試長(zhǎng)度下，其錯(cuò)誤覆蓋率是相當(dāng)接近的，而且又達(dá)到了降低平均異動(dòng)次數(shù)的目標(biāo)。而對(duì)于減少測(cè)試長(zhǎng)度所使用的方法，則是利用了輸入相容性的特點(diǎn)，把可相容的輸入進(jìn)行分享，從而縮減輸入的寬度，最后達(dá)到了縮短測(cè)試長(zhǎng)度的目標(biāo)。 其次，本文論述了內(nèi)建自測(cè)試技術(shù)應(yīng)用于數(shù)?；旌想娐返南嚓P(guān)知識(shí)，重點(diǎn)分析了幾種已經(jīng)提出的用于測(cè)試數(shù)模轉(zhuǎn)換器的BIST架構(gòu)各自的優(yōu)缺點(diǎn)，并提出了用于測(cè)試數(shù)模轉(zhuǎn)換器的BIST結(jié)構(gòu)的優(yōu)化設(shè)計(jì)。利用所提出的測(cè)試架構(gòu)測(cè)試并計(jì)算了DAC的

3、四個(gè)靜態(tài)參數(shù)：偏移誤差、增益誤差、差分非線性誤差和積分非線性誤差，使其測(cè)試的精度在0.20LSB以下。測(cè)試時(shí)不需要很多精確的參考電壓，并考慮了匹配問(wèn)題，INL誤差測(cè)試的精度由測(cè)試時(shí)間來(lái)決定，測(cè)試時(shí)間越長(zhǎng)，測(cè)試結(jié)果就越精確。 最后，在已有的測(cè)試DAC的BIST電路基礎(chǔ)上，增加了校準(zhǔn)電路來(lái)修正由于模擬的缺陷而導(dǎo)致的對(duì)電路的時(shí)序測(cè)量的不精確。仿真采用的工藝條件是SMIC的0.35um1P5M的工藝，仿真結(jié)果證明，這個(gè)BIST測(cè)試架構(gòu)增