ΣΔADC中降采樣濾波器的設(shè)計與驗證.pdf

1、隨著集成電路工藝和數(shù)字信號處理技術(shù)的不斷發(fā)展，要求將高精度的模／數(shù)轉(zhuǎn)換器集成到VLSI數(shù)字信號處理器中。傳統(tǒng)的Nyquist型ADC由于所能實現(xiàn)的轉(zhuǎn)換精度受到元件精度匹配的限制，在標(biāo)準(zhǔn)的CMOS工藝中很難獲得高精度。 ∑△ADC與過采樣相結(jié)合，對量化噪聲誤差進(jìn)行整形，有效衰減輸出信號的帶內(nèi)量化噪聲，提高了輸出帶內(nèi)信噪比，使得利用卡H精度轉(zhuǎn)換器進(jìn)行高精度的模/數(shù)轉(zhuǎn)換成為可能。與Nyquist型ADC相比，降低了對元器件匹配精度的較

2、高要求，使得提高精度的壓力盡量轉(zhuǎn)移到數(shù)字處理環(huán)節(jié)，充分利用了數(shù)字電路速度越來越快而成本日益下降的發(fā)展趨勢，適用于中低頻高精度信號處理場合。其結(jié)構(gòu)包括∑△調(diào)制部分和降采樣濾波部分，而且數(shù)字降采樣濾波器的面積和功耗決定了∑△ADC的面積和功耗。 本設(shè)計完成的是專門用于處理音頻信號的∑△ADC中的降采樣濾波器的設(shè)計，該設(shè)計的性能指標(biāo)如下：精度為24位，輸出信號頻率為44.1kHz，通帶波紋為0.02dB，阻帶衰減為80dB。本論文分析

3、了∑△調(diào)制器的結(jié)構(gòu)，重點討論了數(shù)字部分，即降采樣濾波器的設(shè)計方法和電路實現(xiàn)，包括：CIC濾波器的降采樣倍數(shù)、階數(shù)和差分延遲因子的選?。籌SOP補(bǔ)償濾波器的補(bǔ)償系數(shù)和內(nèi)插因子的選??；一般FIR低通濾波器與半帶濾波器的階數(shù)和參數(shù)的最佳選取；基于Booth和CSD編碼的乘法器設(shè)計。另外本論文提出了降低芯片面積的兩種方法：深度為2的FIFO代替DFF作為數(shù)據(jù)寄存單元；RAM和時分復(fù)用乘法器的使用。降低功耗方面，本設(shè)計引入了門控時鐘技術(shù)；最后提出