Viterbi譯碼器和RAKE接收機(jī)的設(shè)計(jì).pdf

1、卷積碼是一種糾錯(cuò)編碼，它可以對連續(xù)的數(shù)據(jù)流進(jìn)行處理；Viterbi譯碼算法是一種對無記憶信道卷積碼進(jìn)行譯碼的最大似然譯碼算法，使用Viterbi譯碼算法的卷積碼已成為現(xiàn)代通信系統(tǒng)不可缺少的信道編碼方案。
　　RAKE接收是CDMA系統(tǒng)抗多徑衰落的一種十分有效的方法，它是分別對每一路所接收的信號進(jìn)行解調(diào)，然后疊加輸出達(dá)到增強(qiáng)接收效果的目的。
　　該課題所設(shè)計(jì)Viterbi譯碼是針對(3，1，9)卷積碼的硬判決譯碼，數(shù)據(jù)速率為9

2、.6kbps；RAKE接收機(jī)所接收的數(shù)據(jù)是擴(kuò)頻因子為127、加入導(dǎo)頻且經(jīng)QPSK調(diào)制的擴(kuò)頻信號，使用Verilg硬件描述語言在Xilinx公司的ISE環(huán)境下在用現(xiàn)場可編程門陣列(FPGA)來實(shí)現(xiàn)Viterbi譯碼器和RAKE接收機(jī)的功能。
　　本文簡要介紹了卷積碼、Viterbi譯碼和RAKE接收機(jī)的原理，詳細(xì)描述了在FPGA中實(shí)現(xiàn)Viterbi譯碼和RAKE接收機(jī)的方法。對于Viterbi譯碼器，描述了適用于小約束度、結(jié)構(gòu)簡單、

3、資源耗費(fèi)較大的全并行Viterbi譯碼器和使用于大約束度、結(jié)構(gòu)復(fù)雜、資源耗費(fèi)較小的優(yōu)化Viterbi譯碼器，其中，優(yōu)化Viterbi譯碼器采用Viterbi譯碼優(yōu)化算法和數(shù)字電路設(shè)計(jì)的優(yōu)化算法，基本已涵蓋了當(dāng)前Viterbi譯碼器的設(shè)計(jì)思路。對于RAKE接收機(jī)，描述了一種延遲和信道估計(jì)系數(shù)均不固定的接收方式，集信道估計(jì)、擴(kuò)頻捕獲、解擴(kuò)功能于一身，具有實(shí)時(shí)性強(qiáng)、捕獲速度快、易于實(shí)現(xiàn)的特點(diǎn)。本文所設(shè)計(jì)的Viterbi譯碼器和RAKE接收機(jī)均