基于FPGA的Viterbi譯碼器實(shí)現(xiàn).pdf

1、作為數(shù)字通信系統(tǒng)中一個(gè)重要組成部分，信道編碼技術(shù)為保證通信的可靠性發(fā)揮著重要作用，廣泛應(yīng)用于數(shù)字通信的抗干擾和差錯(cuò)控制之中。信道編碼分為分組碼和卷積碼兩大類。卷積碼由于其良好的性能更是廣泛應(yīng)用于衛(wèi)星和無線通信之中。以CDMA（Code Division Multiplex Access）為基礎(chǔ)的數(shù)字蜂窩標(biāo)準(zhǔn)IS－95采用卷積碼作為其糾錯(cuò)方案；第三代數(shù)字蜂窩無線通信標(biāo)準(zhǔn)也采用并行級(jí)聯(lián)卷積碼（Turbo碼）作為其糾錯(cuò)方案。
　　卷積碼

2、的譯碼算法有序列譯碼和Viterbi譯碼兩大類，Viterbi譯碼算法由于其簡(jiǎn)單、性能優(yōu)異等特性得以廣泛應(yīng)用。Viterbi譯碼算法在1967年由Viterbi提出，經(jīng)證明它是卷積碼譯碼得最大似然譯碼算法，具有優(yōu)異的譯碼性能。因此，無論是理論還是實(shí)踐中，Viterbi譯碼算法被廣泛研究，得到極其迅速的發(fā)展。
　　本文在大量閱讀前人研究文獻(xiàn)的基礎(chǔ)上，深入的理解和研究了viterbi譯碼算法,認(rèn)真分析了Viterbi譯碼算法各部分的功

3、能、特點(diǎn)，并將此融入設(shè)計(jì)之中。采用適合FPGA特點(diǎn)的溢出控制設(shè)計(jì)方法；改進(jìn)傳統(tǒng)的寄存器交換法RE（Register Exchange）的幸存路徑管理設(shè)計(jì)方法；全系統(tǒng)采用輸入數(shù)據(jù)的同步時(shí)鐘作為系統(tǒng)時(shí)鐘，系統(tǒng)內(nèi)部采用全并行的方式，以提供靈活的速度。
　　本設(shè)計(jì)在Viterbi算法研究基礎(chǔ)上對(duì)Viterbi譯碼器進(jìn)行FPGA設(shè)計(jì)，采用ALTERA公司的QUARTUSII開發(fā)工具為系統(tǒng)開發(fā)平臺(tái)，在此平臺(tái)上進(jìn)行VHDL設(shè)計(jì)、綜合、功能仿真和