大約束度Viterbi譯碼器的低功耗硬件設計與實現(xiàn).pdf

1、卷積碼是一種在深空通信和移動通信系統(tǒng)中使用較多的信道編碼方案。Viterbi譯碼算法是基于最大似然概率的卷積碼譯碼算法。CDMAIS-95標準和WCDMA3GPP標準將卷積碼作為實時要求較高業(yè)務的信道糾錯編碼，使高速Viterbi譯碼器成為移動通信系統(tǒng)的重要組成部分。在上述標準中規(guī)定的卷積碼約束長度高達9。隨著約束度的增長，譯碼器的硬件復雜度呈指數(shù)級增長，功耗隨之增大，硬件實現(xiàn)困難，功耗問題現(xiàn)在已經成為Viterbi譯碼器在移動通信中應

2、用的瓶頸。 本文是針對卷積碼約束度為9的Viterbi譯碼器的低功耗設計研究。在CMOS技術中，器件的功耗主要來源于信號變化產生的動態(tài)功耗。本文的研究目標是在寄存器傳輸級對Viterbi譯碼器進行低功耗設計，減少它的動態(tài)功耗。下面介紹幾點文中涉及的低功耗設計的方法。在ACS模塊采用四個ACS單元并行處理計算的方式，合理的安排路徑度量存儲器中讀寫數(shù)據的順序。在路徑度量的存儲更新上采用原位運算的方法，減少了一半的存儲器，減少了功耗的

3、使用。同時，存儲器的組織上采用分塊的方法，對應于四個ACS單元，將存儲器分成四塊，每個ACS單元對其中的兩塊存儲器進行讀寫操作。在幸存路徑管理模塊采用門控時鐘的方法，有效地降低了對幸存路徑存儲部分的功耗。 本文采用從下至上的設計方法，先設計實現(xiàn)各個功能模塊并將其集成為整個Viterbi譯碼器系統(tǒng)。系統(tǒng)采用Verilog硬件描述語言進行設計，運用仿真及綜合工具軟件對設計進行仿真及綜合，最后在Xilinx的FPGA開發(fā)平臺上對整個系