10 bit 2Msamples-s Pipeline A-D的研制.pdf

1、該項目的目標(biāo)是設(shè)計一個10bit 2Msamples/s采樣速率的模數(shù)轉(zhuǎn)換器(analog-to-digital converter,簡稱A/D)IC芯片.隨著計算機(jī)技術(shù)、信號處理技術(shù)、微電子技術(shù)的快速發(fā)展,不斷涌現(xiàn)出新的先進(jìn)的電子系統(tǒng).在過去二十年里,數(shù)字集成電路技術(shù)的迅猛發(fā)展帶來了前所未有的高復(fù)雜信號的處理能力.這些系統(tǒng)可廣泛地應(yīng)用于處理連續(xù)時間信號,包括語音、醫(yī)學(xué)成像、聲、雷達(dá)、電子對戰(zhàn)、儀器、消費電器、遠(yuǎn)程通訊(地面和衛(wèi)星)等,

2、而這些系統(tǒng)成功的關(guān)鍵因素之一就是電子系統(tǒng)的前端部件——A/D取得了長足的進(jìn)步(A/D把連續(xù)時間信號轉(zhuǎn)換成離散時間、二進(jìn)制編碼的數(shù)字信號,便于后級精確的數(shù)字信號處理).一般而言,大量需要數(shù)字化的信號要求有各種不同結(jié)構(gòu)、不同分辨率、不同采樣率的A/D數(shù)據(jù)轉(zhuǎn)換器來實現(xiàn).在比較了各種模數(shù)轉(zhuǎn)換器的結(jié)構(gòu)和優(yōu)缺點之后,該項目決定采用流水線式(pipelined)的電壓型結(jié)構(gòu).它采取10個相同的處理單元級連,每個處理單元對所輸入的模擬信號進(jìn)行量化,輸出

3、一位數(shù)字信號,并把經(jīng)該級處理后剩下的量化噪聲信號傳入下一處理單元,如此下去,直至最后一個處理單元.在該結(jié)構(gòu)的A/D中,雖然每個模擬信號需經(jīng)過10個時鐘周期才轉(zhuǎn)換成完整的數(shù)字信號,但A/D的吞吐率(throughoutput)卻很高,幾乎與它的時鐘頻率相等,屬于高速A/D.模數(shù)轉(zhuǎn)換器的內(nèi)部電路包括基準(zhǔn)源、降壓模塊、抽樣/保持電路單元、高精度的l bit比較器、倍乘作差單元等模擬電路模塊,以及寄存器組、選擇器等數(shù)字電路模塊,屬于數(shù)?；旌想娐?/p>

4、.由于該設(shè)計對數(shù)字電路部分的性能要求較寬松,而且電路結(jié)構(gòu)相對簡單,所以采用和模擬電路設(shè)計一致的設(shè)計方法,即:使用原理圖輸入設(shè)計,全定制編輯版圖,對版圖進(jìn)行DRC,LVS以及后仿真驗證.使用的是Cadence中的一系列CAD工具.該設(shè)計是采用無錫華晶上華半導(dǎo)體有限公司的0.6μm雙阱(twin well)、雙多晶硅(double poly)、雙金屬(double metal)的5伏標(biāo)準(zhǔn)CMOS工藝實現(xiàn)的.芯片共28個管腳(PAD),包括P