基于均衡化算法的12bit高速低功耗Pipeline ADC研究.pdf

1、隨著現(xiàn)代社會各領域?qū)Ω咚?、高精度模擬數(shù)字轉(zhuǎn)換器的需求越來越緊迫，設計一款高精度和高速度的ADC顯得越來越重要。而因為國內(nèi)的工藝基礎平臺不夠完善和電路設計能力的積累較少，在高速、高精度模擬數(shù)字轉(zhuǎn)換器的設計和產(chǎn)品實現(xiàn)中還存在很多難點，導致國內(nèi)自主的高速高精度ADC的產(chǎn)品幾乎仍處于一片空白。本論文基于均衡化校正算法設計了12位1GS/s的低功耗Pipeline ADC。
　　論文首先對均衡化校正算法建模，分析了均衡化算法的校正原理和實現(xiàn)

2、方式，并對均衡化算法中的一些非理想因素進行建模分析。從而確定了基于均衡化算法的12位Pipeline ADC的分段結(jié)構(gòu)，為2.5+2.5+2.5+6的結(jié)構(gòu)。前三級為2.5位的MDAC，最后一級為6位的FLASH ADC。
　　然后，對確定架構(gòu)的Pipeline ADC的各個模塊進行建模分析，并完成主要電路模塊設計和仿真。在基于均衡化算法的12位1GS/s的低功耗Pipeline ADC的設計研究和分析后，采樣保持電路采用了閉環(huán)的運

3、放結(jié)構(gòu)。MDAC也是采用閉環(huán)運放的結(jié)構(gòu)，并在其中增加了柵壓自舉開關以提高12位1GS/s的低功耗Pipeline ADC的線性度。同時還用 Verilog A代碼編寫了基于均衡化校正算法的12位 Pipeline ADC的一些輔助功能模塊的編寫。
　　考慮到實際MDAC中的各種非理想因素會使得運放的輸出端出現(xiàn)固定的差分失調(diào)，并且MDAC的不同分段區(qū)間的k值和常數(shù)項都不一樣。因此均衡化的校正算法在Pipeline ADC的實際電路應

4、用中要進行驗證和改進。相應的均衡化算法會有對應的修改，比原來理想代碼驗證的算法要稍微復雜些，但主要的核心原理和算法沒有太大改變。用MATLAB代碼完成了均衡化算法的數(shù)字電路的模擬，驗證了基于均衡化算法的12位1GS/s的實際Pipeline ADC的驗證和研究。
　　最后基于CMOS40nm的工藝下，Pipelline ADC的實際電路的均衡化校正算法的驗證結(jié)果表明，該均衡化算法能實現(xiàn)單通道12位1GS/s的低功耗的Pipelin