基于32位MIPS架構(gòu)的雙發(fā)射流水線邏輯設(shè)計(jì).pdf

1、中央處理器是驅(qū)動計(jì)算機(jī)技術(shù)和產(chǎn)業(yè)發(fā)展的動力，CPU的設(shè)計(jì)和制造技術(shù)是計(jì)算機(jī)產(chǎn)業(yè)乃至信息技術(shù)產(chǎn)業(yè)發(fā)展的基礎(chǔ)。進(jìn)行CPU相關(guān)的設(shè)計(jì)研發(fā)工作有著重大的學(xué)術(shù)意義和現(xiàn)實(shí)意義。而流水線技術(shù)是現(xiàn)代CPU設(shè)計(jì)的核心技術(shù)，是決定CPU運(yùn)行效率的關(guān)鍵因素。 RISC是上世紀(jì)80年代發(fā)展起來的處理器設(shè)計(jì)新技術(shù)，它的出現(xiàn)對整個(gè)計(jì)算機(jī)界產(chǎn)生了深遠(yuǎn)的影響。RISC體系結(jié)構(gòu)的重要特點(diǎn)是其便于利用流水線結(jié)構(gòu)進(jìn)行指令操作。MIPS是一個(gè)優(yōu)秀的RISC版本，它的許

2、多設(shè)計(jì)特點(diǎn)尤其適合流水線技術(shù)的運(yùn)用，是一個(gè)非常適合CPU流水線設(shè)計(jì)的架構(gòu)平臺。 MIPS流水線的設(shè)計(jì)目標(biāo)是要達(dá)到平均每個(gè)時(shí)鐘周期完成一條指令，這就是流水線的極限速度。但由于流水線中指令相關(guān)等問題的存在，常常使流水線發(fā)生阻塞延遲，使得指令不能夠在預(yù)定的時(shí)刻完成，因而無法達(dá)到極限速度的目標(biāo)，更無法超越該速度。 為了進(jìn)一步提高流水線的執(zhí)行效率，超越流水線的極限速度，本文在對現(xiàn)有32位MIPS流水線進(jìn)行研究的基礎(chǔ)上，創(chuàng)新性地提出

3、了基于32位MIPS架構(gòu)的雙發(fā)射流水線設(shè)計(jì)方案。運(yùn)用該方案設(shè)計(jì)的流水線可以做到每時(shí)鐘周期同時(shí)并行發(fā)射兩條獨(dú)立指令，同時(shí)執(zhí)行。這樣，可以使流水線的極限速度變?yōu)槠骄恐芷谕瓿蓛蓷l指令，大幅提升了現(xiàn)有32位MIPS流水線的執(zhí)行效率。 本文的主要工作內(nèi)容如下：(1)對32位MIPS處理器的系統(tǒng)結(jié)構(gòu)和MIPS現(xiàn)有的五級流水線結(jié)構(gòu)進(jìn)行分析，得出了MIPS流水線執(zhí)行效率的瓶頸因素，并分析了進(jìn)一步提高現(xiàn)有MIPS流水線執(zhí)行效率的可行性。

4、 (2)對基于32位MIPS架構(gòu)雙發(fā)射流水線的指令發(fā)射策略、控制相關(guān)處理和數(shù)據(jù)相關(guān)處理等流水線結(jié)構(gòu)的重要問題進(jìn)行深入研究，并得出了靜態(tài)發(fā)射、優(yōu)化編譯指令序、第一流水線無延遲分支處理和雙流水線四通道前向數(shù)據(jù)通路等一系列能夠與32位MIPS架構(gòu)相匹配的雙發(fā)射流水線設(shè)計(jì)方案。 (3)以XilinxISE5.2i作為設(shè)計(jì)平臺，并采用Verilog硬件描述語言對雙發(fā)射流水線進(jìn)行設(shè)計(jì)描述，完成了兩條并發(fā)流水線的邏輯設(shè)計(jì)工作，并對本方案的整個(gè)