基于32位MIPS架構的雙發(fā)射流水線邏輯設計.pdf

1、中央處理器是驅動計算機技術和產業(yè)發(fā)展的動力，CPU的設計和制造技術是計算機產業(yè)乃至信息技術產業(yè)發(fā)展的基礎。進行CPU相關的設計研發(fā)工作有著重大的學術意義和現(xiàn)實意義。而流水線技術是現(xiàn)代CPU設計的核心技術，是決定CPU運行效率的關鍵因素。 RISC是上世紀80年代發(fā)展起來的處理器設計新技術，它的出現(xiàn)對整個計算機界產生了深遠的影響。RISC體系結構的重要特點是其便于利用流水線結構進行指令操作。MIPS是一個優(yōu)秀的RISC版本，它的許

2、多設計特點尤其適合流水線技術的運用，是一個非常適合CPU流水線設計的架構平臺。 MIPS流水線的設計目標是要達到平均每個時鐘周期完成一條指令，這就是流水線的極限速度。但由于流水線中指令相關等問題的存在，常常使流水線發(fā)生阻塞延遲，使得指令不能夠在預定的時刻完成，因而無法達到極限速度的目標，更無法超越該速度。 為了進一步提高流水線的執(zhí)行效率，超越流水線的極限速度，本文在對現(xiàn)有32位MIPS流水線進行研究的基礎上，創(chuàng)新性地提出

3、了基于32位MIPS架構的雙發(fā)射流水線設計方案。運用該方案設計的流水線可以做到每時鐘周期同時并行發(fā)射兩條獨立指令，同時執(zhí)行。這樣，可以使流水線的極限速度變?yōu)槠骄恐芷谕瓿蓛蓷l指令，大幅提升了現(xiàn)有32位MIPS流水線的執(zhí)行效率。 本文的主要工作內容如下：(1)對32位MIPS處理器的系統(tǒng)結構和MIPS現(xiàn)有的五級流水線結構進行分析，得出了MIPS流水線執(zhí)行效率的瓶頸因素，并分析了進一步提高現(xiàn)有MIPS流水線執(zhí)行效率的可行性。

4、 (2)對基于32位MIPS架構雙發(fā)射流水線的指令發(fā)射策略、控制相關處理和數(shù)據(jù)相關處理等流水線結構的重要問題進行深入研究，并得出了靜態(tài)發(fā)射、優(yōu)化編譯指令序、第一流水線無延遲分支處理和雙流水線四通道前向數(shù)據(jù)通路等一系列能夠與32位MIPS架構相匹配的雙發(fā)射流水線設計方案。 (3)以XilinxISE5.2i作為設計平臺，并采用Verilog硬件描述語言對雙發(fā)射流水線進行設計描述，完成了兩條并發(fā)流水線的邏輯設計工作，并對本方案的整個