基于FPGA和ISS的軟硬件協(xié)同驗證技術(shù).pdf

1、隨著集成電路制造技術(shù)的快速發(fā)展，出現(xiàn)了片上系統(tǒng)（System on Chip，SoC），一種高度集成的單芯片嵌入式系統(tǒng)。目前SoC已經(jīng)成為國際超大規(guī)模集成電路的發(fā)展趨勢和集成電路的主流，引領(lǐng)嵌入式系統(tǒng)的發(fā)展。 SoC的高度集成特性、高性能要求以及高額的設(shè)計、流片費用，要求設(shè)計者在布局、布線及流片前，必須保證系統(tǒng)功能正確無誤，但是驗證如此復(fù)雜的嵌入式SoC是非常困難的。而且，隨著集成度的不斷提高，嵌入式SoC驗證將更加困難，驗證技

2、術(shù)已經(jīng)落后于設(shè)計技術(shù)，驗證最終設(shè)計的正確性被視為設(shè)計更大規(guī)模的系統(tǒng)的重要瓶頸。 傳統(tǒng)的驗證方法是軟件和硬件分開驗證，在硬件設(shè)計周期，進行硬件驗證，而軟件驗證必須等到硬件平臺搭建好后才能進行。本文建立了一種基于硬件加速器FPGA和指令集模擬器ISS對嵌入式系統(tǒng)功能進行軟硬件協(xié)同驗證的方案，并對該方案進行了深入的探討和研究。 （1）將該方案模型，依據(jù)功能劃分三個階段，層次清晰； （2）針對此方案的實現(xiàn)，設(shè)計改造了傳統(tǒng)

3、的ISS，使其能夠適應(yīng)協(xié)同驗證環(huán)境，并設(shè)計實現(xiàn)了改造后的ISS模擬調(diào)度核心算法和寄存器加載指令模擬算法； （3）分析了協(xié)同驗證過程中軟硬件交互技術(shù)，給出總線功能模型BFM結(jié)構(gòu)及其詳細的工作過程，并設(shè)計實現(xiàn)了總線時序產(chǎn)生的相應(yīng)算法。 （4）分析討論了軟硬件協(xié)同過程中的同步問題，并設(shè)計實現(xiàn)了其協(xié)同同步算法。 （5）設(shè)計實現(xiàn)了基于Monitor和Host的調(diào)試環(huán)境。 最后將該方案應(yīng)用到具體實例中，經(jīng)驗證分析表明