納米MOS器件中直接隧穿過程的研究.pdf

1、實現(xiàn)社會信息化的關鍵是各種計算機和通訊機，其基礎的部件都是微電子產品，微電子技術的核心是MOS集成電路，它的發(fā)展水平標志著整個微電子技術的發(fā)展水平。隨著MOS器件特征尺寸的不斷減小，為了抑制短溝道效應，減小亞閾值斜率，同時也為了增大驅動電流來提高電路工作速度，必須使MOS晶體管的柵氧化層厚度和溝道長度一起按比例縮小，氧化層的不斷減薄導致載流子通過柵氧化層到柵極的隧穿幾率增加，引起較為明顯的柵極隧穿漏電流。因而直接隧穿電流將代替熱電子發(fā)射

2、電流和Fowler-Nordheim隧穿電流成為影響器件可靠性的重要因素。 本文從分析量子力學效應對納米級MOS器件的影響出發(fā)，采用順序隧穿理論和巴丁傳輸哈密頓方法，發(fā)展了直接隧穿柵極漏電流的計算模型。這種模型是將電子的直接隧穿勢結構分解為若干個子系統(tǒng)，認為電荷的隧穿過程就是依次穿越這些子系統(tǒng)傳播的過程，子系統(tǒng)之間通過傳輸哈密頓相聯(lián)系。只要解出各個子系統(tǒng)的波函數(shù)，就可以計算出電荷通過整個勢結構的隧穿電流和隧穿時間。 由于

3、在所提出的眾多納米存儲器模型中，采用納米量子點陣列作為浮置柵極的硅基納米存儲器被認為是將會首先得到應用的納米量子功能器件，因此本文發(fā)展了用于計算電子和空穴直接隧穿特征時間的計算模型，分別計算了n溝道和p溝道硅基納米存儲器工作過程中的編程時間和保留時間，分析了結構參數(shù)對硅基納米存儲器的編程速度和保留時間的影響。結果表明無論n溝道還是p溝道硅基納米存儲器都可以實現(xiàn)快速擦寫編程，但存在著保留時間太短和工作窗口太窄的缺點，需要設計新的器件結構來

4、優(yōu)化納米存儲器的性能。該模型對納米存儲器的結構設計和性能描述有一定的指導意義。 應用該模型首先計算了柵氧化層厚度為2.5nm的p+多晶硅/二氧化硅/n型硅襯底MOS結構的直接隧穿漏電流，并和實驗結果進行了比較，兩者符合得很好。計算數(shù)值和實驗數(shù)據(jù)的一致說明了本模型的有效性。接著給出了在不同氧化層厚度和不同柵極偏壓下納米級MOS器件直接隧穿柵電流的計算結果，并分析認為在納米級MOS器件中，采用SiO2作為柵極絕緣介質時，1.5 nm

5、厚度是按比例縮小的極限。柵氧化層的進一步減薄會導致器件的靜態(tài)功耗超出要求，從而使電路無法工作。若要繼續(xù)縮小器件尺寸，就必須采用高介電常數(shù)材料作柵極的絕緣介質。 接著將該計算模型應用于計算高介電常數(shù)堆疊柵介質MOS器件的柵極漏電流。數(shù)值計算了Si3N4/SiO2、Al2O3/SiO2、HfO2/SiO2和La2O3/SiO2堆疊柵介質MOS器件的柵極直接隧穿漏電流, 依據(jù)計算結果討論這幾類器件的柵介質按比例縮小的情形。結果表明，雖

6、然Si3N4和Al2O3在高溫下與Si的熱穩(wěn)定性較好, 但由于它們的介電常數(shù)不是很大(分別為7和10), 所以Si3N4/SiO2、Al2O3/SiO2堆疊柵介質結構只能適應于未來1~2代集成電路技術的需求；HfO2的介電常數(shù)較大(24), 但是它的電子隧穿勢壘高度較低(1.13 eV), 因此HfO2/SiO2柵介質結構同樣也只能適應未來2代左右的技術需求；隨著集成電路特征尺寸的進一步縮小，開發(fā)具有較大介電常數(shù)和較高隧穿勢壘的柵介質結