基于功耗優(yōu)化的Pipelined ADC系統(tǒng)結構設計與關鍵單元研究.pdf

1、單片集成ADC已廣泛應用于無線通訊、數據采集等領域。隨著這些領域的飛速發(fā)展，作為系統(tǒng)數據處理的核心模塊，ADC在滿足高速高精度同時，如何優(yōu)化系統(tǒng)結構與單元電路來降低功耗已成為當今關注的熱點。因此，論文以降低功耗為目標，研究并優(yōu)化Pipelined ADC系統(tǒng)結構和關鍵單元模塊，并設計了一款3．3V 10位100MHz采樣率的Si-CMOS Pipelined ADC。 基于Pipelined ADC系統(tǒng)噪聲限制、主要功耗單元理論

2、分析和系統(tǒng)參數建模，推導出各模塊功耗與系統(tǒng)參數的制約關系，提出了一種新型最小比較器數目算法，并將該算法與Scaling down技術相結合，獲得了優(yōu)化：Pipelined ADC系統(tǒng)功耗的最優(yōu)級精度分布理論。根據該理論制定出系統(tǒng)優(yōu)化方案，通過MATLAB和SIMULINK工具驗證，獲得了帶校正的10位100MHz流水線ADC功耗最低時對應的8級拓撲結構，級精度分布為(3，2，2，2，2，2，2，2)。結合電路具體工作狀態(tài)和工藝線電容失配

3、等實際情況，最終確定了(3，2，2，2，2，2，3)的7級架構作為ADC系統(tǒng)結構。 分別研究了Pipelined ADC的S/H單元、比較器、MDAC電路和采樣開關，并對應提出了優(yōu)化方法。其中，針對S/H單元的Folded—Cascode放大器，提出了一種新型時鐘饋通頻率補償方案，在避免運放產生額外功耗的同時，建立時間縮短了22.7％；新型預放大鎖存比較器結構減少了比較器功耗，100MHz采樣頻率下僅為118μW，輸出信號延遲時

4、間低至231ps；MDAC電路除引入Scalingdown技術按比例逐級縮減功耗之外，其兩級運放中連續(xù)型和開關電容型共模反饋電路的有機結合，使得輸入級負載電容由pF量級降到10<'-2>pF量級，顯著降低了運放驅動負載的功耗，確保運放實現高性能指標；而高線性CMOS自舉采樣開關，有效抑制了采樣時間不確定、時鐘饋通和電荷注入等非線性誤差，線性度由普通MOS開關的58dB提至89dB。 基于混合信號集成電路版圖設計原理和設計規(guī)則，采

5、用中芯國際3.3V/0.35μm 2P4M CMOS數?；旌瞎に?，結合所設計的ADC系統(tǒng)特點和實際的工藝情況，完成了10位100MHz ADC系統(tǒng)的版圖設計，面積為2.5×2.4mm<'2>，共28個壓焊點。進而，借助Cadence的LPE工具完成整體版圖后仿真，結果表明，在3.3v電源電壓下，DNL≤±0.2LSB，INL≤±0.49LSB，均小于典型要求±0.5LSB，奈奎斯特采樣頻率下的SFDR為75.06dB?？紤]到工藝容差，分