基于功耗優(yōu)化及數(shù)字校準(zhǔn)算法的Pipeline ADC系統(tǒng)建模與仿真.pdf

1、隨著科學(xué)技術(shù)的發(fā)展，特別是數(shù)字信號處理、通信系統(tǒng)的高速發(fā)展，對作為模擬信號與數(shù)字信號轉(zhuǎn)換接口的模數(shù)轉(zhuǎn)換器也提出了越來越高的要求，主要是高速度、高精度及低功耗的模數(shù)轉(zhuǎn)換器的設(shè)計(jì)。
　　由于在各類模數(shù)轉(zhuǎn)換器結(jié)構(gòu)中流水線模數(shù)轉(zhuǎn)換器能夠?qū)崿F(xiàn)高速與高精度間最好的折中，因此，本論文將詳細(xì)分析流水線模數(shù)轉(zhuǎn)換器中各類誤差和噪聲，建立其詳細(xì)的功耗及噪聲模型，采用級精度分布理論和電容縮放技術(shù)，最終得到基于工藝條件的功耗最優(yōu)化架構(gòu)及各級流水級設(shè)計(jì)指標(biāo)。

2、同時(shí)，提出針對流水線模數(shù)轉(zhuǎn)換器流水級電容失配及運(yùn)放失調(diào)引起的不連續(xù)誤差和增益誤差的數(shù)字校準(zhǔn)算法。本論文利用數(shù)學(xué)運(yùn)算軟件Matlab及其組件Simulink設(shè)計(jì)了一款14比特10MHz采樣率流水線模數(shù)轉(zhuǎn)換器，搭建其功耗優(yōu)化模型確定其整體系統(tǒng)架構(gòu)為12級1.5比特流水級和1級2比特流水級結(jié)構(gòu)，同時(shí)，針對第一級1.5比特流水線采用本論文所提出的數(shù)字校準(zhǔn)算法，在一定引入電容失配誤差和運(yùn)放失調(diào)誤差的情況下，通過行為級建模仿真驗(yàn)證了提出的數(shù)字校準(zhǔn)算

3、法的有效性和可行性。
　　根據(jù)所確定的功耗最優(yōu)化系統(tǒng)架構(gòu)、各級流水級設(shè)計(jì)指標(biāo)、數(shù)字校準(zhǔn)方案，基于CSMC0.5μ m單層多晶、三層金屬CMOS工藝實(shí)現(xiàn)了一款14比特分辨率、10MHz采樣速率的流水線模數(shù)轉(zhuǎn)換器，芯片核心部分面積2.26×3.05mm2，模擬5V電壓、數(shù)字3.3V電壓供電情況下整體功耗為308.96mW。測試結(jié)果表明：靜態(tài)參數(shù)微分非線性（Differential Nonlinearity, DNL）、積分非線性（In

4、tegral Nonlinearity, INL）分別由校準(zhǔn)前+2.39/-1.93LSB、+8.58/-3.57LSB提高為校準(zhǔn)后+0.81/-0.91LSB、+1.47/-1.99LSB，動(dòng)態(tài)參數(shù)無雜散動(dòng)態(tài)范圍（Spurious Free Dynamic Range, SFDR）、信噪比（Signal to Noise and Distortion Ratio, SNDR）、有效比特?cái)?shù)（Effective Number of Bit