卷積編碼和維特比譯碼的FPGA實(shí)現(xiàn).pdf

1、由于其很強(qiáng)的糾錯(cuò)性能和適合硬件實(shí)現(xiàn)的編譯碼算法，卷積編碼和軟判決維特比譯碼目前已經(jīng)廣泛應(yīng)用于衛(wèi)星通信系統(tǒng)。然而隨著航天事業(yè)的發(fā)展，衛(wèi)星有效載荷種類的增多和分辨率的不斷提高，信息量越來越大。如何在低信噪比的功率受限信道條件下提高傳輸速率成為目前亟待解決的問題。本論文結(jié)合在研項(xiàng)目，在編譯碼算法、編譯碼器的設(shè)計(jì)與實(shí)現(xiàn)、編譯碼器性能提高三個(gè)方面對卷積編碼和維特比譯碼進(jìn)行了深入研究，并進(jìn)一步介紹了使用VHDL語言和原理圖混合輸入的方式，實(shí)現(xiàn)一種(

2、7,3/4)增信刪余方式的高速卷積編碼器和維特比譯碼器的詳細(xì)過程；然后將設(shè)計(jì)下載到XILINX的Virtex2 FPGA內(nèi)部進(jìn)行功能和時(shí)序確認(rèn)，最終在整個(gè)數(shù)據(jù)傳輸系統(tǒng)中測試其性能。本文所實(shí)現(xiàn)的維特比譯碼器速率達(dá)160Mbps，遠(yuǎn)遠(yuǎn)高于目前國內(nèi)此領(lǐng)域內(nèi)的相關(guān)產(chǎn)品速率。 首先，論文具體介紹了卷積編碼和維特比譯碼的算法，研究卷積碼的各種參數(shù)(約束長度、生成多項(xiàng)式、碼率以及增信刪余等)對其譯碼性能的影響；針對項(xiàng)目需求，確定卷積編碼器的約

3、束長度、生成多項(xiàng)式格式、碼率和相應(yīng)的維特比譯碼器的回歸長度。 其次，論文介紹了編解碼器的軟、硬件設(shè)計(jì)和調(diào)試一根據(jù)已知條件，使用VHDL語言和原理圖混合輸入的方式設(shè)計(jì)卷積編碼和維特比譯碼的源代碼和原理圖，分別采用功能和電路級仿真，確定卷積編碼和維特比譯碼分別需要占用的資源，考慮卷積編碼器和維特比譯碼器的具體設(shè)計(jì)問題，包括編譯碼的基本結(jié)構(gòu)，各個(gè)模塊的功能及實(shí)現(xiàn)策略，編譯碼器的時(shí)序、邏輯綜合等；根據(jù)軟件仿真結(jié)果，分別確定卷積編碼器和維