卷積碼編譯碼算法研究及其FPGA實(shí)現(xiàn).pdf

1、作為無(wú)線通信系統(tǒng)數(shù)字基帶處理中差錯(cuò)控制編碼的熱門技術(shù)之一，基于Viterbi算法譯碼的卷積碼糾錯(cuò)技術(shù)已經(jīng)得到了廣泛的應(yīng)用。無(wú)線局域網(wǎng)作為未來(lái)移動(dòng)通信的主流趨勢(shì)，正朝著高速度、低功耗、接入靈活的方向發(fā)展。IEEE802.11協(xié)議采用了4G概念中的關(guān)鍵技術(shù)—OFDM(正交頻分復(fù)用)技術(shù)來(lái)實(shí)現(xiàn)高速的無(wú)線局域網(wǎng)通信。Viterbi譯碼器作為該協(xié)議下數(shù)字基帶處理的重要組成部分，它的速度和功耗性能對(duì)整個(gè)系統(tǒng)的成敗有著至關(guān)重要的作用。
　　

2、本文以IEEE802.11協(xié)議的無(wú)線局域網(wǎng)數(shù)字基帶處理系統(tǒng)項(xiàng)目為背景，研究并設(shè)計(jì)了在此背景下的基于OFDM系統(tǒng)的卷積碼編譯碼器。
　　 本文從信道編解碼的基本概念開(kāi)始，著重介紹了基于Viterbi譯碼算法的卷積碼的基本原理和編譯碼過(guò)程，在此基礎(chǔ)上，設(shè)計(jì)了編譯碼器的RTL級(jí)電路并對(duì)其進(jìn)行了功能仿真。之后介紹了在目前數(shù)字電路設(shè)計(jì)中廣泛使用的現(xiàn)場(chǎng)可編程門陣列(FPGA)的設(shè)計(jì)方法，并選用了Altera公司的DE2-70 FPGA硬件開(kāi)

3、發(fā)平臺(tái)對(duì)本設(shè)計(jì)進(jìn)行了綜合和驗(yàn)證，給出了該譯碼器的資源占用和運(yùn)行速度的參考值。
　　 本設(shè)計(jì)中主要的創(chuàng)新和工作有：(1)改進(jìn)了Viterbi譯碼器的加比選結(jié)構(gòu)，通過(guò)使用4個(gè)并行的蝶形運(yùn)算單元，在降低功耗的同時(shí)也減少了硬件資源的開(kāi)銷；(2)通過(guò)在Viterbi譯碼的回溯過(guò)程中引入乒乓操作，在降低功耗的同時(shí)也減少了譯碼的延遲時(shí)間。
　　 本設(shè)計(jì)的編譯碼器已經(jīng)參與了整個(gè)OFDM數(shù)字基帶的發(fā)送和接收端的整體調(diào)試，調(diào)試結(jié)果證明該設(shè)計(jì)