12位電容式逐次逼近型模數(shù)轉(zhuǎn)換器的設(shè)計(jì).pdf

1、本文基于TSMC0.18m的1P6M工藝,設(shè)計(jì)了一款應(yīng)用于SoC系統(tǒng)的逐次逼近型模數(shù)轉(zhuǎn)換器(SAR ADC)。整個(gè)電路包括模擬電路部分和數(shù)字電路部分。其中,模擬電路主要包括包括數(shù)模轉(zhuǎn)換器電路、比較器電路、帶隙基準(zhǔn)電路和輔助電路。數(shù)字電路主要包括逐次逼近寄存電路和時(shí)鐘頻率轉(zhuǎn)換電路。在數(shù)模轉(zhuǎn)換器電路的設(shè)計(jì)中,本文在傳統(tǒng)數(shù)模(D/A)轉(zhuǎn)換器電路的基礎(chǔ)上進(jìn)行了改進(jìn)。通過設(shè)計(jì)成分段式二進(jìn)制加權(quán)電容陣列的結(jié)構(gòu),并將采樣電容嵌入到D/A轉(zhuǎn)換電容陣列中

2、,既保證了采樣精度,又有效地節(jié)省了芯片面積。同時(shí)通過下極板采樣技術(shù)減少電荷注入效應(yīng)和時(shí)鐘饋通效應(yīng)的影響。在電容陣列的設(shè)計(jì)中,利用單位電容并聯(lián)的方法減小單個(gè)金屬電容值的失配誤差,并通過版圖共中心的對(duì)稱布局,進(jìn)一步提高電容的匹配精度。在比較器電路的設(shè)計(jì)中,本文提出了一種三級(jí)預(yù)放大和一級(jí)鎖存的比較器結(jié)構(gòu)。在預(yù)放大電路部分,通過PMOS管輸入減小1/f噪聲并消除襯偏效應(yīng)。通過輸入級(jí)的cascade結(jié)構(gòu),有效地隔離了輸入和輸出,減小了回程噪聲的影

3、響,提高了輸入級(jí)的電阻。在鎖存器電路部分,設(shè)計(jì)了一種鎖存器結(jié)構(gòu),能夠有效地分離鎖存器的采樣模式和鎖存模式,減小回程噪聲。整個(gè)比較器的設(shè)計(jì)應(yīng)用了失調(diào)校準(zhǔn)技術(shù)。仿真結(jié)果顯示,該比較器能夠在1MHz速度下分辨0.2mV輸入電壓,功耗只有750uW。在帶隙基準(zhǔn)電路的設(shè)計(jì)中,本文對(duì)帶隙基準(zhǔn)電路進(jìn)行了改進(jìn)。電路的關(guān)鍵性運(yùn)算放大器采用折疊式共源共柵放大器,仿真結(jié)果表明它具有很高的電壓增益和良好的電源抑制比,能夠很好地保證電路的穩(wěn)定性。通過對(duì)整個(gè)帶隙基

4、準(zhǔn)電路參數(shù)的優(yōu)化,在TSMC0.18m的標(biāo)準(zhǔn)庫下,采用蒙特卡羅分析法進(jìn)行了1000次的仿真,整個(gè)仿真結(jié)果的抖動(dòng)范圍只有0.3mV,表明整個(gè)帶隙基準(zhǔn)電路的基準(zhǔn)電壓十分穩(wěn)定。在數(shù)字電路的設(shè)計(jì)中,通過逐次逼近寄存電路、時(shí)鐘頻率轉(zhuǎn)換電路等的設(shè)計(jì),控制整個(gè)電路,并把串行輸出轉(zhuǎn)化為并行輸出。再通過各種其他輔助電路的設(shè)計(jì),完善了電路的各項(xiàng)功能。最后以TSMC0.18mCMOS工藝實(shí)現(xiàn)了整個(gè)電路的版圖。本文設(shè)計(jì)的電容式逐次逼近型ADC采用單端輸入,模擬