用于無線傳感網(wǎng)絡(luò)的逐次逼近型模數(shù)轉(zhuǎn)換器研究與實(shí)現(xiàn).pdf

1、隨著CMOS工藝的快速發(fā)展，片上系統(tǒng)(Systemon Chip,SoC)設(shè)計(jì)逐漸成為集成電路設(shè)計(jì)的重要發(fā)展方向，單個(gè)芯片內(nèi)可以集成大量的IP核如數(shù)字信號處理器、數(shù)據(jù)轉(zhuǎn)換器、濾波器、存儲器等。由于數(shù)字信號具有可靠性高、靈活、成本低等優(yōu)點(diǎn)，數(shù)字信號處理已經(jīng)逐步取代了傳統(tǒng)的模擬信號處理。然而自然界的力、熱、電、光、聲、溫度等物理信號都是模擬量，因此需要模數(shù)轉(zhuǎn)換器(Analog to Digital Converter,ADC)將模擬信號轉(zhuǎn)化

2、成數(shù)字信號。
　　ADC是無線傳感網(wǎng)絡(luò)中的重要模塊之一。無線傳感網(wǎng)絡(luò)包含大量的無線傳感節(jié)點(diǎn)，通常給這些節(jié)點(diǎn)更換電池較為困難，因此低功耗無線傳感網(wǎng)絡(luò)設(shè)計(jì)是一個(gè)重要的研究課題。在眾多不同結(jié)構(gòu)的ADC中，基于逐次逼近(Successive Approximation Register,SAR)型ADC因其具有結(jié)構(gòu)簡單、功耗較低、面積較小、與數(shù)字CMOS工藝兼容等優(yōu)點(diǎn)而獲得廣泛的應(yīng)用。本文的主要目標(biāo)是設(shè)計(jì)一款能夠工作于0.6V、超低功耗的

3、10位1MS/s采樣頻率的SARADC。本文的主要貢獻(xiàn)和創(chuàng)新點(diǎn)如下:
　　1.SARADC中的主要模塊包括數(shù)模轉(zhuǎn)換器(DAC)、比較器和數(shù)字邏輯電路等。本文詳細(xì)分析了這三部分電路在精度、速度和功耗這三方面的表現(xiàn)，并將其運(yùn)用到SARADC的設(shè)計(jì)中。
　　2.在DAC電路的設(shè)計(jì)中，由于電源電壓較低，基于Vcm-based開關(guān)切換方式無法采用。本文采用了單調(diào)(monotonic)開關(guān)切換方式，因?yàn)槠渚哂休^低的功耗以及簡單的數(shù)字邏輯

4、。但隨之帶來的問題是轉(zhuǎn)換過程中共模電壓的變化，導(dǎo)致比較器的失調(diào)電壓動態(tài)變化，產(chǎn)生積分非線性誤差。傳統(tǒng)的解決方式是在比較器中采用固定尾電流偏置，但是這種方式不適用于低電源電壓的情況，因?yàn)殡妷河嗔坑邢?。另一種方法是將比較器的電源電壓提高1倍，但是功耗卻大大增加。因此本文提出并發(fā)表了一種共模穩(wěn)定(common mode stabilizer)電路結(jié)構(gòu)，用于解決低電源電壓下單調(diào)開關(guān)切換方式帶來的共模電壓下降的問題。仿真結(jié)果表明加入共模穩(wěn)定電路后

5、，靜態(tài)和動態(tài)性能都有顯著提高，同時(shí)測試結(jié)果也驗(yàn)證了這種方法的有效性。
　　3.在比較器電路的設(shè)計(jì)中，本文采用了動態(tài)預(yù)放大再生比較器。通過預(yù)放大級降低比較器的失調(diào)電壓和回饋噪聲，進(jìn)而提高比較器的精度。通過采用動態(tài)電路降低比較器的功耗。另外采用正反饋工作的再生鎖存器來提高比較器的速度。
　　4.在數(shù)字邏輯電路的設(shè)計(jì)中，本文采用了異步邏輯結(jié)構(gòu)而非同步邏輯結(jié)構(gòu)，降低功耗的同時(shí)提高了數(shù)字邏輯電路的速度。
　　5.在低電源電壓下開

6、關(guān)管的設(shè)計(jì)中，采樣開關(guān)管采用了自舉（bootstrapping）技術(shù)，增大輸入信號范圍的同時(shí)，提高了采樣開關(guān)管的線性度。但是自舉技術(shù)需要消耗較大的功耗和面積，因此本文通過采用頂板采樣技術(shù)，將需要采用自舉技術(shù)的采樣開關(guān)管個(gè)數(shù)減小為兩個(gè)，大大降低了開關(guān)管部分的功耗。
　　6.本文詳細(xì)分析并計(jì)算了SARADC中每一個(gè)電路的功耗，同時(shí)總結(jié)了一套通用的SARADC設(shè)計(jì)方法。該方法可以根據(jù)精度和速度的要求計(jì)算出SARADC中每一個(gè)電路模塊所需

7、的功耗值，進(jìn)而可以確定SARADC電路中管子的參數(shù)。
　　基于TSMC0.13μmCMOS工藝設(shè)計(jì)并實(shí)現(xiàn)了一個(gè)0.6V10位1MS/sSARADC，芯片核心面積只有0.04mm2。本文對ADC的測試方法（主要包括靜態(tài)測試和動態(tài)測試）進(jìn)行了研究與分析后，對本文設(shè)計(jì)的SARADC進(jìn)行了詳細(xì)的測試。測試結(jié)果顯示，SARADC在0.6V電源電壓和Nyquist輸入信號頻率下具有51.25dB信號噪聲失真比，在1MS/s采樣頻率下功耗僅為6