基于ASIC實現雷達信號處理芯片的后端設計.pdf_第1頁
已閱讀1頁，還剩81頁未讀， 繼續(xù)免費閱讀

下載本文檔

版權說明：本文檔由用戶提供并上傳，收益歸屬內容提供方，若內容存在侵權，請進行舉報或認領

文檔簡介

1、隨著集成電路設計方法學的發(fā)展，ASIC芯片設計水平得到了很大程度的提高，ASIC設計進入了以超深亞微米工藝為支撐的SoC時代。然而，超深亞微米工藝的引入以及系統(tǒng)芯片所具有的規(guī)模大、復雜度高、系統(tǒng)時鐘頻率快等特點，對傳統(tǒng)的集成電路設計方法提出了嚴峻的挑戰(zhàn)。采用傳統(tǒng)的展平式(flat)版圖設計方式來設計SoC芯片會導致工具處理能力嚴重不足、運行時間非常長，因此flat設計方式已經難以適用于系統(tǒng)芯片的設計，從而業(yè)界開發(fā)出了層次化(hierar

2、chical)設計方式的版圖設計方法。
　　本文介紹了基于層次化設計方法的ASIC芯片后端設計流程。深入研究了布局規(guī)劃、電源網絡分配、時鐘樹綜合、詳細布線以及物理驗證等后端設計關鍵技術。在這些技術基礎上，結合SMIC的0.13μm工藝及Cadence公司的SoC Encounter自動布局布線工具，完成了一款500多萬門的雷達芯片的后端設計。芯片的主要指標：(1)內部處理速度：250 MHz，I/O：125 MHz；(2)核心電壓

溫馨提示

  • 1. 本站所有資源如無特殊說明，都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請下載最新的WinRAR軟件解壓。
  • 2. 本站的文檔不包含任何第三方提供的附件圖紙等，如果需要附件，請聯系上傳者。文件的所有權益歸上傳用戶所有。
  • 3. 本站RAR壓縮包中若帶圖紙，網頁內容里面會有圖紙預覽，若沒有圖紙預覽就沒有圖紙。
  • 4. 未經權益所有人同意不得將文件中的內容挪作商業(yè)或盈利用途。
  • 5. 眾賞文庫僅提供信息存儲空間，僅對用戶上傳內容的表現方式做保護處理，對用戶上傳分享的文檔內容本身不做任何修改或編輯，并不能對任何下載內容負責。
  • 6. 下載文件中如有侵權或不適當內容，請與我們聯系，我們立即糾正。
  • 7. 本站不保證下載資源的準確性、安全性和完整性, 同時也不承擔用戶因使用這些下載資源對自己和他人造成任何形式的傷害或損失。

評論

0/150

提交評論