深亞微米高性能數(shù)字ASIC芯片的后端設(shè)計(jì).pdf_第1頁(yè)
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文檔簡(jiǎn)介

1、本文研究了數(shù)字ASIC芯片設(shè)計(jì)中的邏輯綜合理論、靜態(tài)時(shí)序分析理論、電源網(wǎng)絡(luò)分析和設(shè)計(jì)理論、時(shí)鐘樹(shù)的設(shè)計(jì)與綜合理論、布局布線(xiàn)理論等關(guān)鍵技術(shù)，并在這些關(guān)鍵理論技術(shù)的基礎(chǔ)上很好地完成了一個(gè)750萬(wàn)門(mén)的雷達(dá)數(shù)字信號(hào)處理SoC芯片的后端工作，已從 SMIC（中芯國(guó)際）流片完成，并封裝完畢，該芯片的系統(tǒng)測(cè)試工作正在進(jìn)行中，絕大部分的功能已經(jīng)驗(yàn)證正確。該芯片是采用SMIC0.18um1P6M工藝、自主開(kāi)發(fā)的、內(nèi)嵌DSP核的通用雷達(dá)信號(hào)處理SoC(片上

2、系統(tǒng))芯片，流片面積11.744mm×11.744mm，封裝后面積31mm×31mm。其后端工作主要包括：邏輯綜合、靜態(tài)時(shí)序分析、電源分配網(wǎng)絡(luò)的設(shè)計(jì)、時(shí)鐘樹(shù)的設(shè)計(jì)與綜合、布局布線(xiàn)等。
　　本文的主要內(nèi)容如下：
　　1．深亞微米高性能ASIC芯片的邏輯綜合理論分析和雷達(dá)數(shù)字信號(hào)處理SoC芯片的邏輯綜合過(guò)程；
　　2．深亞微米高性能ASIC芯片的靜態(tài)時(shí)序分析理論分析和雷達(dá)數(shù)字信號(hào)處理SoC芯片的靜態(tài)時(shí)序分析過(guò)程；
　

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