基于SOC ENCOUNTER的百萬(wàn)門級(jí)ASIC后端設(shè)計(jì).pdf_第1頁(yè)
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1、如今在設(shè)計(jì)到市場(chǎng)時(shí)間（TTM）日益縮短的芯片競(jìng)爭(zhēng)格局中，傳統(tǒng)的基于管級(jí)（transistor-level）全定制（full custom）ASIC芯片已經(jīng)遠(yuǎn)遠(yuǎn)滿足不了需求，基于門級(jí)（gate-level）的半定制設(shè)計(jì)則全面形成主流，而后端設(shè)計(jì)作為半定制設(shè)計(jì)的重要革新環(huán)節(jié)，逐漸成為各大公司重點(diǎn)研究的課題。
　　在深亞微米的后端設(shè)計(jì)領(lǐng)域，所面臨的諸多問(wèn)題和挑戰(zhàn)越來(lái)越嚴(yán)重：
　　隨著規(guī)模增加，直接帶來(lái)的結(jié)果就是運(yùn)行時(shí)間（run-t

2、ime）的急劇膨脹，極大地影響了設(shè)計(jì)流程的迭代效率。
　　隨著線寬的縮小，互聯(lián)線的噪聲干擾已不單純影響部分信號(hào)的傳輸質(zhì)量，而是影響到芯片的整體工作速度甚至功能的正確與否。
　　隨著電壓降低，所帶來(lái)的電壓降（IR-Drop）問(wèn)題將嚴(yán)重影響芯片的工作性能。
　　線寬減小的作用下，可制造設(shè)計(jì)（DFM）也直接影響著芯片的成品率。
　　本文研究一款規(guī)模為120萬(wàn)門，速度工作在100MHz，工藝節(jié)點(diǎn)基于臺(tái)積電0.18um的A

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