ASIC芯片的層次化后端實現(xiàn).pdf

1、本文以一個測試芯片的后端設(shè)計為例,來介紹一種層次化的布局布線流程的關(guān)鍵技術(shù),以及后端實現(xiàn)過程中一些提高芯片性能的方案。該測試芯片是ZSP信號處理器核的SOC系統(tǒng)芯片,已經(jīng)完成了在IBM的流片,并已經(jīng)成功通過系統(tǒng)測試工作。
　　 在復(fù)雜的設(shè)計里,根據(jù)該芯片的設(shè)計、使用考慮,把設(shè)計對象分成多個模塊分層次設(shè)計,在設(shè)計的過程中,要考慮層次之間的關(guān)系,頂層模塊和底層模塊的關(guān)系,層次內(nèi)部的優(yōu)化等等。在進(jìn)行整體規(guī)劃的時候即要考慮邊界時序約束的

2、設(shè)定,又要考慮布局及接口設(shè)計。供電網(wǎng)絡(luò)的設(shè)計要充分考慮電壓損耗和電子遷移效應(yīng)這些因素的影響。作為時序設(shè)計的核心,時鐘樹的綜合和優(yōu)化在層次化流程中有其需要特別設(shè)計的地方,而時鐘樹綜合之后要使用真實的時鐘而非理性時鐘來進(jìn)行時序分析。在完成了布局及時鐘樹綜合等各階段的時序收斂之后,將要進(jìn)行的工作就是根據(jù)邏輯關(guān)系進(jìn)行布線。在深亞微米工藝條件下,芯片設(shè)計在時序的之外還要考慮到信號完整性,在諸多影響因素之中串?dāng)_就是布線后需要解決的主要問題之一。作為

3、時序檢查快速有效的手段,靜態(tài)時序分析可以發(fā)現(xiàn)所有微小的時序錯誤。為了降低復(fù)雜性和運(yùn)行時間,層次化設(shè)計可以采用先對各個層次再對整體進(jìn)行全面的靜態(tài)時序分析的方法。對于進(jìn)行到一定階段的設(shè)計,可以通過工程變更的方式對其設(shè)計功能或時序進(jìn)行更改,這種方法可以更好的提高效率,節(jié)約成本。
　　 一個成熟完整的設(shè)計流程及方法是芯片后端設(shè)計成功的基本保證,但只有對這個流程進(jìn)行不斷完善和改進(jìn),并掌握更多提高性能的技術(shù)方法才能滿足現(xiàn)在越來越復(fù)雜的設(shè)計要