低壓CMOS運(yùn)放的可復(fù)用設(shè)計.pdf

1、目前片上系統(tǒng)(SoC)大多是采用深亞微米工藝設(shè)計的。基于縮短IC設(shè)計周期的考慮，特別在數(shù)字電路系統(tǒng)設(shè)計中，IP設(shè)計復(fù)用(reuse)技術(shù)得到廣泛的重視和發(fā)展，但對于模擬IP的設(shè)計復(fù)用技術(shù)的研究和應(yīng)用則相對落后，迫切需要開展針對模擬IP的設(shè)計復(fù)用技術(shù)研究。同時隨著便攜式電子產(chǎn)品的普及，低電壓設(shè)計已成為電路系統(tǒng)工作的基本要求。 本論文設(shè)計工作來源于西安電子科技大學(xué)電路設(shè)計研究所的科研項目“模擬IP設(shè)計復(fù)用和驗證技術(shù)研究”，以模擬集成

2、電路中最基本和最重要的單元——運(yùn)算放大器作為研究對象，對其在片上系統(tǒng)設(shè)計中的可復(fù)用和低電壓設(shè)計進(jìn)行深入研究。首先詳細(xì)介紹了IP設(shè)計復(fù)用的重要性以及模擬IP復(fù)用的發(fā)展局限，其次針對低電壓CMOS運(yùn)算放大器的可復(fù)用設(shè)計要求，分別討論并設(shè)計實現(xiàn)了低壓運(yùn)算放大器的電路設(shè)計和版圖設(shè)計。 基于臺積電TSMC0.6um CMOS工藝，利用Cadence、Hspice等EDA工具，對所設(shè)計的低壓可復(fù)用運(yùn)算放大器進(jìn)行了仿真驗證。仿真結(jié)果表明，該運(yùn)