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文檔簡介
1、鎖相環(huán)（Phase-Locked Loop, PLL）電路作為時鐘倍頻器，以其低廉的成本和優(yōu)越的性能，成為當代微處理器必不可少的核心組成部件。鎖相環(huán)位于微處理器時鐘樹的最上端，其性能的優(yōu)劣直接影響并決定了全芯片的最高工作頻率和穩(wěn)定性。隨著時鐘頻率的不斷提高，微處理器的性能受鎖相環(huán)的影響越來越大，鎖相環(huán)技術(shù)己經(jīng)成為當代微處理器的核心技術(shù)之一。 本論文首先描述并分析了電荷泵鎖相環(huán)頻率合成器的體系結(jié)構(gòu)、組成單元、各單元的數(shù)學模型，討論
2、并分析了電荷泵鎖相環(huán)的線性、非線性特性和噪聲特性，并給出了電荷泵鎖相環(huán)器件參數(shù)的計算表達式。然后設(shè)計了一個工作在10MHz-80MHz的電荷泵鎖相環(huán)頻率合成器。設(shè)計中環(huán)形振蕩器采用了具有自校正功能的延遲單元，特別是采用了全差分結(jié)構(gòu)，大大抑制了電源和襯底噪聲的干擾，穩(wěn)定性有很大的提高。鑒頻鑒相器增加了延遲反饋回路，減小了死區(qū)的范圍。其中的各設(shè)計均使用Star-Hspice、Hsim和Cadence設(shè)計軟件，采用CSMC 0.8μm CMO
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