中科院微電子所復試真題匯編

1、中科院微電子所復試真題匯編中科院微電子所復試真題匯編1運算放大器原理，一個好的運算放大器考慮什么因素？集成運放由四部分組成，分別為輸入級，中間級，輸出級和偏置電路，其中過部分功能如下：輸入級輸入級：一般是雙輸入的高性能差分放大器。輸入級好壞直接影響運放性能的好壞。中間級中間級：運放的主放大電路，多采用共射或共源放大電路，還經(jīng)常采用復合管和電流源做負載，其電壓放大倍數(shù)可達千倍以上。輸出級輸出級：輸出電壓線性寬，輸出電阻小，多采用互補對稱輸

2、出形式。偏置電路偏置電路：用于給各級提供合適的靜態(tài)工作點。好的集成運放應是高增值，低功耗，低噪音，寬的擺幅，寬的帶寬等。2。鏡像電流元的工作原理及其注意的因素。通過控制晶體管的控制端口，使其的參數(shù)與另一個晶體管一致，這樣，其他的晶體管可以跟蹤另外一個晶體管，使其電流等于或按比例地復制參考電流源。電流源工作時，應注意不要超過其允許的溫度范圍和晶體管工作的參數(shù)。3。正反饋與負反饋的區(qū)別和原理。反饋：反饋：將輸出量的一部分或全部通過一定的電路

3、形式作用于輸入回路，用來影響其輸入量來改善系統(tǒng)性能的一種措施。正反饋：正反饋：根據(jù)反饋的效果，使放大電路的凈輸入量增大的反饋。負反饋：負反饋：使凈輸入量減小的反饋。直流反饋：直流反饋：反饋量只含直流分量。交流反饋：交流反饋：反饋量中只含交流成分。4。加法器有幾種，半加和全加的區(qū)別。半加器：半加器：不考慮進位，而將兩個一位的二進制數(shù)相加，實現(xiàn)半加功能的電路稱半加器。全加器：全加器：考慮進位，實現(xiàn)2個二進制數(shù)相加的電路結構。加法器分類：加法

4、器分類：串行進位加法器（行波進位加法器）和超前進位加法器。行波進位加法器：行波進位加法器：每一位相加的結果都要等到低一位的進位信號產(chǎn)生以后才能建立起來，這種加法器最大的缺點是速度慢。超前進位加法器：超前進位加法器：采用特殊的邏輯電路事先得知每一位全加器的進位輸入信號，而無需等待低位向高位的進位信號，顯著提高了運算速度，采用這種形式的加法器稱超前進位加法器。5。信號系統(tǒng)有多少種變換，區(qū)別于聯(lián)系，各自的優(yōu)缺點。信號變換有：（1）將兩個信號相

5、加，如調音臺將語音信號與音樂信號混合在一起。（2）將兩個信號相乘，如調幅信號的調制。（3）反折：（4）平移：如雷達中發(fā)射信號與反射信號時移大小可以計算障礙物的距離。（5）尺度變換：常見用于離散信號的壓縮與解壓縮。6。TTL與CMOS工藝的區(qū)別與各自的優(yōu)缺點。CMOS：ComplementaryMetalOxideSemiconduct（互補金屬氧化物半導體）的縮寫。(PMOS管和NMOS管)共同構成的互補型MOS集成電路制造工藝，它的特

6、點是低功耗。由于CMOS中一對MOS組成的門電路在瞬間切換，要么PMOS導通，要么NMOS導通，要么都截至，比線性的三極管(BJT)效率要高得多，因此功耗很低，便于制作大規(guī)模和超大規(guī)模集成電路。TTL：TransistTransistLogic即BJTBJT邏輯門電路，是數(shù)字電子技術中常用的一種邏輯門電路，應用較早，技術已比較成熟。TTL主要有BJT（BipolarJunctionTransist即雙極結型晶體管，晶體三極管）和電阻構成

7、，具有速度快的特點。最早的TTL門電路是74系列，但是由于TTL功耗大等缺點，正逐漸被CMOS電路取代。7。晶體管VT影響因素（就是通常說的閥值電壓，分清Si管和Ge管的區(qū)別?？纯垂に嚪矫娴臅?，溫度影響較大）8。集成設計需要注意什么（這個問題比較大，你可以充分發(fā)揮想象力，最好了解一下所謂的設計“八角圖”）可參考拉扎維的《coms集成電路設計》第三章9。差分放大器的原理及其作用是什么將兩個完全對稱的雙極性晶體管發(fā)射極接入對稱的電路中，其中

8、輸入由晶體管的基極或源極送入，輸出由兩個晶體管的集電極接出，這樣，當共模信號變化時，兩只晶體管的共模信號的漂移量相同，由于輸出是兩個輸出信號做差的結果，這樣一來，晶體管的共模信號得到了很大的抑制。而差分放大電路最重要的性能是有很高的共模抑制比。運算放大器的輸入級基本上都采用了差分對輸入電路。10。同異步電路的區(qū)別同步時序電路：同步時序電路：所有觸發(fā)器狀態(tài)變化都在同一個時鐘信號操作下發(fā)生。異步時序電路：異步時序電路：觸發(fā)器狀態(tài)的變化不是同

9、時發(fā)生。（數(shù)字電路上有，時鐘信號的區(qū)別）11。Pn結的vt性質（半導體物理上有）?當IO的信號變化超出VDDGND（VSS）的范圍時，有大電流在芯片中產(chǎn)生，也會導致SCR的觸發(fā)。?ESD靜電加壓，可能會從保護電路中引入少量帶電載子到well或substrate中，也會引起SCR的觸發(fā)。?當很多的驅動器同時動作，負載過大使power和gnd突然變化，也有可能打開SCR的一個BJT。?Well側面漏電流過大。防止Latchup的方法?在基體

10、（substrate)上改變金屬的摻雜，降低BJT的增益?避免source和drain的正向偏壓?增加一個輕摻雜的layer在重摻雜的基體上，阻止側面電流從垂直BJT到低阻基體上的通路?使用Guardring:Pring環(huán)繞nmos并接GND；Nring環(huán)繞pmos并接VDD，一方面可以降低Rwell和Rsub的阻值，另一方面可阻止栽子到達BJT的基極。如果可能，可再增加兩圈ring。?Substratecontact和wellcont

11、act應盡量靠近source以降低Rwell和Rsub的阻值。?使nmos盡量靠近GND，pmos盡量靠近VDD保持足夠的距離在pmos和nmos之間以降低引發(fā)SCR的可能?除在IO處需采取防Latchup的措施外，凡接IO的內部mos也應圈guardring。?IO處盡量不使用pmos(nwell)（比較重要，在半導體物理上，周玉梅每次都問）19。雙極和MOS的主要特點，各自的優(yōu)缺點及應用范圍MOS：一種壓控電流源，與BJT相比，最突

12、出的特點是可以組成高輸入電阻放大電路，此外，他還有噪聲低，溫度穩(wěn)定性好，抗輻射能力強，便于集成等特點，但其放大能力沒有BJT強，且容易擊穿。BJT：流控電流源，放大能力較強，但..20。CMOS功耗問題分靜態(tài)功耗與動態(tài)功耗。靜態(tài)功耗：規(guī)定電壓作用下的靜態(tài)漏電流，一般很小，可忽略不計。動態(tài)功耗：CMOS電路狀態(tài)翻轉時產(chǎn)生的附加功耗，主要有瞬時通導功耗與負載電容充放電功耗，其TPcP中：，其中TDDTAVPVI?A24131()ttTAVT

13、TttIidtidtT????2cLDDPCfV?可見動態(tài)功耗與輸入信號上升時間，下降時間和頻率相關。21。PN結擊穿的形式和因素（齊納擊穿，雪崩擊穿以及是否可逆等等）22。三極管的四種工作形式放大區(qū)：特征是發(fā)射結正偏，集電結反偏，主要用于信號的放大。飽和區(qū)：集電結正偏，發(fā)射結正偏，主要用于邏輯電路和開關電源電路。截止區(qū)：集電結正偏，發(fā)射結電壓未達到開啟電壓，主要用于邏輯電路和開關電源電路反向：將集電結正偏，發(fā)射結反偏，此時晶體管很小，

14、接近于1，無放大功能，主要應用于邏輯門集成?電路中。23。鎖存和觸發(fā)的區(qū)別鎖存器對脈沖電平敏感，在時鐘脈沖的電平作用下改變狀態(tài)觸發(fā)器對脈沖邊沿敏感，其狀態(tài)只在時鐘脈沖的上升沿或下降沿的瞬間改變可分可分單穩(wěn)態(tài)與多穩(wěn)態(tài)。（看看數(shù)字電路部分）24。電流鏡的基本結構和電路圖，電流大小如何控制，由什么決定（這個好像比較難，不知是線電上講的內容，上網(wǎng)搜搜）25?；魻栃幕驹砗蛻茫ê孟袷前雽w器件物理上的）26。鎖相環(huán)技術鎖相環(huán)PLL（pha

15、selockedloops）是一種閉環(huán)跟蹤系統(tǒng)，當輸入信號頻率與輸出信號頻率相等時，輸入信號與輸出信號保持固定的相位差，故稱鎖相環(huán)。其只要由鑒相器PD（phasedetect），環(huán)路濾波器LF（loopsfilter）和壓空振蕩器VCO（voltagecontrolossllat）組成。鑒相器可以比較輸入信號與輸出信號的相位，并將其轉換成電壓信號，經(jīng)過LF濾去高頻分量后，作用于壓控振蕩器，使壓控振蕩器的相位和頻率與輸入信號的相位保持固定