網(wǎng)絡(luò)處理器中處理單元的設(shè)計與實現(xiàn).pdf

1、隨著網(wǎng)絡(luò)帶寬的增長以及各種應(yīng)用不斷涌現(xiàn)，網(wǎng)絡(luò)處理器(Network Processor)作為一種采用并行可編程結(jié)構(gòu)的解決方案，能夠同時提供高性能和可編程能力，得到了越來越多的重視和應(yīng)用。網(wǎng)絡(luò)處理器通常采用多個同時運行的可編程的處理單元(Processing Element，PE)來取得極高的吞吐率和擴展升級能力。處理單元的微結(jié)構(gòu)以及它們的拓撲組織決定了網(wǎng)絡(luò)處理器的性能，同時也很大程度上決定了網(wǎng)絡(luò)處理器的編程模型。本文主要研究了網(wǎng)絡(luò)處理器

2、中處理單元的設(shè)計和實現(xiàn)。通過對當前網(wǎng)絡(luò)應(yīng)用進行分析，針對網(wǎng)絡(luò)應(yīng)用的特征和硬件資源的約束選擇了多個處理單元進行并行多處理的拓撲結(jié)構(gòu)，設(shè)計了簡潔的處理單元，并采用ASIP(Application Specific InstructionProcessor，專用指令集處理器)流程進行了原型實現(xiàn)和驗證。同時對FPGA(FieldProgrammable Gate Array，現(xiàn)場可編程門陣列)以及ASIC(Application Specifi

3、c IntegratedCircuits，專用集成電路)實現(xiàn)的硬件開銷進行了分析。最后采用部分針對網(wǎng)絡(luò)處理器的測試基準程序進行了初步的性能評估。 本文設(shè)計的處理單元有以下技術(shù)特點：1)采用了MIPS I(Microprocessor withoutInterlocked Pipeline Stages，無互鎖流水級微處理器)指令集，針對網(wǎng)絡(luò)處理需求進行了裁剪，削減了部分硬件開銷較大的算術(shù)邏輯運算指令以及功能部件，保持了處理單元的

4、簡潔；2)設(shè)計了類似于MIPS R2000／3000的5級流水結(jié)構(gòu)，實現(xiàn)了流水級互鎖以及氣泡擠壓等功能，方便了對長延遲操作進行擴展支持；3)提出了一種共享指令存貯機制，由多個處理單元共享全局多體交叉?zhèn)味喽丝诤途植侩p端口，降低了沖突的概率，提高了取指帶寬：4)加入了和MAC(MediaAccess Controller)控制器、共享存貯池、ScratchPad等部件的接口，增加了和其它處理單元進行通信同步的機制。 采用Vefilo

5、g HDL完成RTL(RegisterTransfer Level，寄存器傳輸級)設(shè)計之后，我們采用FPGA進行了原型驗證。單個處理單元在Xilinx的2VP30平臺上占用1680個4輸入LUT(Look-Up Table，查找表)，運行頻率為86.8 MHz：采用4個處理單元構(gòu)成的網(wǎng)絡(luò)處理器原型占用300萬系統(tǒng)門的FPGA上90％的邏輯資源，運行頻率可達66.7 MHz。同時我們還對ASIC實現(xiàn)的開銷進行了初步評估，采用IJMC.18