CMOS數(shù)字電路的電路級(jí)抗輻射加固方法研究.pdf

1、進(jìn)入21世紀(jì)后，在存儲(chǔ)電路、時(shí)序單元和組合電路中發(fā)生單粒子效應(yīng)（包括單粒子翻轉(zhuǎn)和單粒子瞬態(tài)）的可能性繼續(xù)增加。事實(shí)上，對(duì)集成電路工業(yè)界來(lái)說(shuō)，單粒子問(wèn)題已經(jīng)是產(chǎn)品可靠性問(wèn)題中的重要衡量方面。單粒子效應(yīng)造成的軟錯(cuò)誤是航天器失效的重要原因，是影響集成電路可靠性的重要挑戰(zhàn)。所以，設(shè)計(jì)有效抗輻射的集成電路變得愈發(fā)重要。一般來(lái)說(shuō)，集成電路的抗輻射加固的方法可以分為三類:從系統(tǒng)層面進(jìn)行加固，從器件/工藝級(jí)進(jìn)行加固以及從電路級(jí)進(jìn)行加固。本文以提高CMO

2、S數(shù)字電路的抗輻射能力為出發(fā)點(diǎn)，針對(duì)CMOS數(shù)字電路中出現(xiàn)的軟錯(cuò)誤，對(duì)電路級(jí)的抗輻射加固技術(shù)進(jìn)行了深入研究。
　　本文在分析了單粒子效應(yīng)的機(jī)理，單粒子效應(yīng)對(duì)集成電路的影響，以及單粒子效應(yīng)建模的基礎(chǔ)上，總結(jié)了各種常見(jiàn)的電路級(jí)抗輻射加固技術(shù)。本文綜述了相關(guān)的經(jīng)典抗SEU/SET加固鎖存器，并針對(duì)已有加固鎖存器的不足之處，提出了一種低功耗容忍軟錯(cuò)誤鎖存器(LPSET)。
　　LPSET鎖存器在電路內(nèi)部構(gòu)造時(shí)間冗余電路，不但可以過(guò)濾

3、上游組合邏輯傳播過(guò)來(lái)的SET脈沖，而且對(duì)SEU完全免疫，能夠很好地提高CMOS數(shù)字電路的抗輻射能力。其輸出節(jié)點(diǎn)不會(huì)因?yàn)楦吣芰Ｗ愚Z擊而進(jìn)入高阻態(tài)，所以LPSET鎖存器能夠適用于門控時(shí)鐘電路。基于SMIC40nm CMOS工藝庫(kù)，使用HSPICE仿真軟件對(duì)LPSET鎖存器進(jìn)行了故障注入實(shí)驗(yàn)，實(shí)驗(yàn)結(jié)果表明，LPSET鎖存器能完全容忍SEU且能夠很好的過(guò)濾從組合邏輯傳過(guò)來(lái)的SET。與同類的加固鎖存器相比，該文結(jié)構(gòu)僅僅增加13.4％的平均延時(shí)，使