SDH中C-4-VC-4映射與解映射系統(tǒng)設計.pdf

1、隨著現代數字通信技術的發(fā)展,傳統(tǒng)的準同步數字體系(PDH)在應用中暴露出一些弱點正成為光纖通信技術進一步發(fā)展的障礙。在這種情況下,同步數字體系(SDH)以其具有國際統(tǒng)一的規(guī)范、統(tǒng)一的標準接口、傳輸速率高,傳輸量大、兼容性好、強大的網絡管理能力等優(yōu)點正逐漸取代PDH成為主要的傳送網體制。并被越來越廣泛地應用在光纖通信、微波通信等技術領域中。本文在理論分析的基礎上,設計了一種基于FPGA的SDH的映射與解映射系統(tǒng)的實現方案。研究的目的是將1

2、39.264Mbit/s的支路信號通過C-4映射進VC-4以及將VC-4解映射,恢復出原來的信號。系統(tǒng)功能由FPGA芯片實現,本論文選用Altera公司CycloneIII系列EP3C25Q240C8芯片。全文具體包括以下主要內容：首先,介紹了PDH的弱點、SDH的優(yōu)點、幀結構、基本復用單元以及SDH的基本復用映射結構和映射方法。其次,根據SDH的理論基礎,選擇合適的映射方法并采用自頂向下的設計思想,將整個系統(tǒng)分為8個模塊(其中映射和解

3、映射各為4個)：HDB3碼編/譯碼模塊、串并/并串轉換模塊、正碼速調整模塊、碼速恢復模塊以及映射/解映射模塊。再次,通過Verilog HDL硬件描述語言進行電路模塊的設計,并了QuartusⅡ中進行功能仿真、綜合、布局布線、時序仿真,直至時序仿真的結果符合我們的要求。并通過QuartusⅡ將設計好的文件下載到開發(fā)板上,通過示波器和誤碼測試儀(ANT-5)進行驗證。最后對整個論文進行了總結,并對今后的研究工作做出展望。本文旨在通過FPG