16位可重構乘法器設計.pdf

1、隨著晶體管制造工藝尺寸的不斷縮小，閾值電壓的降低，導致靜態(tài)功耗成指數(shù)級增長，降低靜態(tài)功耗已經成為 CMOS集成電路設計中越來越重要的目標。
　　在嵌入式芯片中，由于芯片的應用領域是對音頻、視頻、圖像等信號加以處理，這使得乘法器往往處在芯片的關鍵路徑上，從而決定了芯片的整體運算速度。而嵌入式系統(tǒng)的發(fā)展也顯示，對應用于動態(tài)地改變數(shù)據(jù)通路計算需求的重構功能單元方面的研究激發(fā)了許多學者的興趣。例如，一方面是在8位精度下用語音編碼功能單元操

2、作，而另一方面應用是用16位功能單元來執(zhí)行音頻譯碼，系統(tǒng)也可能在兩者之間轉換。由于嵌入式系統(tǒng)與嚴格限制的功耗預算密切聯(lián)系，動態(tài)功耗和靜態(tài)功耗更顯得重要。
　　本文分析研究了可重構乘法器的結構，針對實現(xiàn)可重構功能和降低靜態(tài)功耗，分別設計了8位和16位可重構乘法器。
　　在重構技術方面，與一般的由小模塊組成的可重構乘法器結構不同，本文采用逆向思維，即由16位乘法器結構可同時實現(xiàn)三種計算功能：(1)單個16位乘法運算；(2)單個8

3、位乘法運算；(3)同時實現(xiàn)高、低兩個8位乘法運算。同理，8位的乘法器可以同時實現(xiàn)4位和8位乘法運算功能。
　　本文設計的乘法器是由補碼運算的Baugh-Wooley算法、0類全加器及超前進位加法器等構成。功耗方面，在電路設計中采用功率門控技術以降低靜態(tài)泄漏功耗。
　　在乘法器的實現(xiàn)上，基于中芯國際CMOS180nm工藝模型，在1.8V電源電壓供電的條件下，用HSPICE仿真工具完成了乘法器各部分的電路仿真。結果表明，對比 D