多通道時間交叉ADC校準技術研究及實現(xiàn).pdf

1、隨著CMOS集成電路工藝的發(fā)展， MOS管工藝特征尺寸減小，ADC速度得到不斷提高，但其電源電壓降低，使得信號輸入范圍減小，為了保持相同的信噪比，必須降低電路的熱噪聲(KT/C)，增加電容C，這反過來也降低ADC的速度。為了突破工藝限制，提高ADC采樣速率直接有效的方式是多個ADC并行工作，每個ADC在不同的相位采樣輸入信號，并在數(shù)字域重構ADC輸出，即多通道時間交叉ADC(MTIADC)技術。如果每個通道ADC保持相同的參數(shù)特征(如失

2、調(diào)、增益、采樣時間、非線性等)，多通道時間交叉ADC提高采樣率的同時保持單個ADC相同精度。但是，由于集成電路在制造過程中不可避免的產(chǎn)生元件不匹配使得ADC輸出頻譜出現(xiàn)鏡像雜散信號和失調(diào)雜散信號，降低整個．ADC的動態(tài)性能，如信噪比(SNR)，無雜散動態(tài)范圍(SFDR)等。增益失配和時鐘失配使得ADC輸出頻譜出現(xiàn)鏡像的雜散譜線，失調(diào)失配在ADC輸出頻譜產(chǎn)生失調(diào)雜散譜線。 論文首先對多通道時間交叉ADC建立線性和非線性失配模型，從

3、理論上分析了多通道時間交叉ADC的失調(diào)失配、增益失配、時鐘失配和非線性失配對ADC性能的影響，在此基礎上研究多通道時間交叉ADC各種失配校準算法和校準方案，提出改進的全局采樣時鐘降低通道間時鐘失配，采用最小平方算法(IMS)用于降低通道間失調(diào)失配、增益失配和非線性失配，并設計了相應的校準方案和校準電路。 為了驗證上述校準算法和校準方案，采用中芯國際0.18μm 1P6M混合信號CMOS工藝完成了10位四通道720MHz采樣率時間