通用的FPGA邏輯映射方法研究.pdf

1、現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)能夠減少電子系統(tǒng)的開(kāi)發(fā)風(fēng)險(xiǎn)和開(kāi)發(fā)成本，縮短上市時(shí)間，降低維護(hù)升級(jí)成本，故廣泛地應(yīng)用在電子系統(tǒng)中。隨著半導(dǎo)體集成電路規(guī)模的不斷擴(kuò)大，F(xiàn)PGA的發(fā)展有二個(gè)趨勢(shì)：一是由單一的通用的可編程邏輯器件逐漸發(fā)展為多種面向不同應(yīng)用領(lǐng)域的專(zhuān)用邏輯器件；二是作為可編程IP核嵌入到片上系統(tǒng)(SOC)中，成為SOPC的一部分。這種發(fā)展趨勢(shì)使得FPGA的結(jié)構(gòu)比傳統(tǒng)上有了很大變化，也更加復(fù)雜。 FPGA結(jié)構(gòu)的復(fù)雜和多變性，迫切需

2、要一套對(duì)廣泛范圍里的不同結(jié)構(gòu)FPGA都能夠運(yùn)行的CAD系統(tǒng)。通過(guò)在該CAD系統(tǒng)上運(yùn)行特定應(yīng)用領(lǐng)域的大量網(wǎng)表，模擬出電路在不同結(jié)構(gòu)FPGA中實(shí)現(xiàn)時(shí)的性能參數(shù)，從而指導(dǎo)FPGA結(jié)構(gòu)的選用、改進(jìn)和設(shè)計(jì)，這就是本論文所在的課題項(xiàng)目FPGACAD模擬系統(tǒng)。該軟件系統(tǒng)對(duì)通用度(即所能處理的FPGA結(jié)構(gòu)的范圍)有非常高的要求。 本論文的工作是在FPGACAD模擬系統(tǒng)中負(fù)責(zé)邏輯映射模塊的設(shè)計(jì)。本文建立了一種FPGA邏輯塊結(jié)構(gòu)模型FDULB，用可

3、量化參數(shù)、數(shù)學(xué)矩陣和有向圖分別描述邏輯塊和邏輯單元的輸入輸出、局部互連開(kāi)關(guān)矩陣和邏輯單元的電路結(jié)構(gòu)。本文提出了邏輯單元的功能電路的概念以及用功能電路來(lái)描述邏輯單元所能實(shí)現(xiàn)的邏輯功能的思想，并給出了從邏輯塊結(jié)構(gòu)模型生成邏輯單元的功能電路集的算法FCGen。基于邏輯單元的功能描述(功能電路集)，本文提出了適用于FDULB模型的邏輯單元映射算法FDUMap。FDUMap的輸入項(xiàng)是基本元件級(jí)的用戶電路以及邏輯單元的多個(gè)功能電路。FDUMap的核

4、心思想是在用戶電路中依次匹配邏輯單元的每個(gè)功能電路，因此歸結(jié)為兩電路匹配問(wèn)題。將電路抽象成有向圖的數(shù)學(xué)模型后，采用了子圖同構(gòu)算法實(shí)現(xiàn)電路匹配。本文還在結(jié)構(gòu)參數(shù)和局部互連開(kāi)關(guān)矩陣的連通度兩方面改進(jìn)了已有的適用于學(xué)術(shù)界Cluster結(jié)構(gòu)模型的裝箱算法，得到了適用于FDULB模型的邏輯單元裝箱算法FDUPack，算法核心是在考慮各類(lèi)約束條件下采用貪婪算法將邏輯單元裝箱到層次邏輯塊中。 FDULB模型，比學(xué)術(shù)界已有的兩種邏輯塊結(jié)構(gòu)模型更