高速高精度采樣-保持電路理論模型與技術實現(xiàn).pdf

1、采樣/保持電路(S/H)是模擬－數(shù)字轉(zhuǎn)換電路(ADC)中的關鍵單元電路，而ADC則是VLSI數(shù)字信號處理系統(tǒng)中的重要模塊。隨著通信系統(tǒng)和消費類電子設備的發(fā)展，需要 ADC具有更快的采樣速度、更高的采樣精度和更低的功耗，同樣也需要其前端的采樣/保持電路具有高速、高精度、低功耗的性能。
　　本文分別從S/H架構、ADC系統(tǒng)中的S/H、采樣開關電路及誤差、雙采樣多通道S/H和運放優(yōu)化技術等方面研究和探討了理論模型和相應的電路實現(xiàn)途徑，同

2、時基于中芯國際0.18μm混合信號 CMOS工藝設計了12bit、100MSample/s(100MSPS)的S/H原型驗證電路。主要內(nèi)容和結(jié)果包括：
　　1)系統(tǒng)闡述和分析了采樣/保持電路的各種架構，指明對于12bit采樣精度和100MHz采樣速度指標，基于開關電容的電容翻轉(zhuǎn)型閉環(huán)采樣/保持電路架構可以保證電路性能的可實現(xiàn)性和可靠性。
　　2)從 ADC系統(tǒng)的角度深入研究了采樣/保持電路的性能指標和電路重要參數(shù)與Pipel

3、ine ADC系統(tǒng)的相互制約關系。結(jié)合ADC系統(tǒng)架構、噪聲容限和工藝匹配性，確定了采樣電容的取值和運放的輸入失調(diào)電壓。
　　3)建立了采樣開關的等效電路模型和誤差源模型，重點研究了電荷注入誤差、非線性模擬帶寬誤差和采樣時刻不確定性誤差；針對典型誤差源給出了相應的改進電路；基于 Matlab仿真環(huán)境，對各電路和誤差源進行了時域和頻譜分析。仿真結(jié)果顯示，0.637ps的jitter噪聲給S/H引入約-120dB的噪聲平臺；全差分柵壓自

4、舉采樣開關的線性度可達到-100dB；所采用的采樣電容的失配導致的二次諧波失真低于-138dB。
　　4)探討了雙采樣電容翻轉(zhuǎn)型電路的原理、電路架構和誤差源?；陬l域重點分析了雙采樣通道間的失調(diào)、失配和時鐘歪斜誤差，并進一步研究了雙采樣電路與開關電容負載間的電荷共享效應及其對輸出信號建立特性的影響。
　　5)分別建立了運放輸出的大信號建立模型和小信號快速建立模型，通過系統(tǒng)分析確定了滿足100MHz采樣頻率的運放單位增益帶寬不