eda課程設(shè)計--數(shù)字時鐘的設(shè)計

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1、　　課程設(shè)計（論文）任務(wù)書　　專業(yè)班級：學(xué)生姓名: 指導(dǎo)教師（簽名）： 　　目錄　　一、數(shù)字時鐘設(shè)計的背景2　　二、數(shù)字時鐘設(shè)計的目的2&l

2、t;p>　　三、數(shù)字時鐘的功能3　　四、數(shù)字時鐘的設(shè)計3　　1．設(shè)計思路3　　1.1數(shù)字時鐘控制器的輸入輸出總體框圖3　　1.2數(shù)字時鐘控制器的總體設(shè)計框圖3

3、　　2. 方案論證4　　2.1 數(shù)字鐘設(shè)計方案論證4　　3. 單元模塊設(shè)計部分4　　3.1 時鐘分頻模塊4　　3.2 時分秒計時控制電路模塊6　　3.3譯碼顯示模塊15<

4、;p>　　4. 系統(tǒng)仿真16　　4.1數(shù)字鐘仿真圖16　　4.2 數(shù)字鐘原理圖17　　五、課程設(shè)計總結(jié)19　　一、數(shù)字時鐘設(shè)計的背景　　本學(xué)期我們完成了《EDA技術(shù)基礎(chǔ)》課程的學(xué)習(xí)，相應(yīng)的已經(jīng)學(xué)習(xí)了有關(guān)的硬件語言：V

5、HDL語言，通過課程學(xué)習(xí)過程中理論與實踐的結(jié)合，已經(jīng)對應(yīng)用VHDL語言和EDA技術(shù)來設(shè)計電路有一些了解。　　二、數(shù)字時鐘設(shè)計的目的　　1.掌握多級計數(shù)器級聯(lián)的原理和其設(shè)計方法；　　2.掌握多個數(shù)碼管顯示的原理與方法；　　3.掌握用FPGA技術(shù)的層次化設(shè)計方法；</p

6、>　　4.進一步掌握用VHDL硬件描述語言的設(shè)計思想，熟練的用原理圖方式或VHDL語言設(shè)計各種進制的數(shù)字計數(shù)器（6進制、10進制、12進制）；　　5.了解有關(guān)數(shù)字系統(tǒng)的設(shè)計。　　三、數(shù)字時鐘的功能　　1.能顯示1/10秒、秒、分、時，能以12H循環(huán)

7、計數(shù)。　　2.精度是0.1秒。　　3.具有系統(tǒng)清零、暫停系統(tǒng)并使系統(tǒng)重新工作的功能。　　4可以進行調(diào)時調(diào)分調(diào)秒的功能擴展。　　四、數(shù)字時鐘的設(shè)計　　1．設(shè)計思路</b&

8、gt;　　基于VHDL語言，用TOP_DOWN的思想進行設(shè)計。　　1.1數(shù)字時鐘控制器的輸入輸出總體框圖　　Clk 時鐘輸入　　CLRN(清零端)七段數(shù)碼管的輸入　?。ㄩ_始

9、／停止信號）　　START/STOP　　1.2數(shù)字時鐘控制器的總體設(shè)計框圖　　CLRN(清零端)　　置“1”　　START/STOP&

10、lt;/p>　　CLK　　2. 方案論證　　2.1 數(shù)字鐘設(shè)計方案論證　　十進制計數(shù)器、六進制計數(shù)器、二進制計數(shù)器以及由此級聯(lián)成的六十進制計數(shù)器、十二進制計數(shù)器構(gòu)成數(shù)字時鐘的計數(shù)部分；輸入25MHZ的時鐘經(jīng)分

11、頻器產(chǎn)生100HZ的時鐘進入計數(shù)器電路；　　對于停止／開始的控制部分功能的實現(xiàn)有兩種方案：方案一有普通門電路連接計數(shù)器的clrn、ldn和en，使其分別為“1”、“1”和“0”，則有各計數(shù)器真值表可知輸出Q值不變，從而實現(xiàn)該功能。方案二輸入一個由T觸發(fā)器構(gòu)成的控制時鐘，來實現(xiàn)該功能。本設(shè)計采用的是方案二。　　3. 單元模塊設(shè)計部分</p&

12、gt;　　單元設(shè)計模塊分為三大部分：時鐘分頻模塊，時分秒計時控制電路模塊和譯碼顯示模塊。　　3.1 時鐘分頻模塊　　如圖3.1所示：　　圖　3.1　　程序如

13、下：　　library ieee;　　use ieee.std_logic_1164.all;　　entity div is　　port(clr,clk: in bit;q: buffer bit);<b

14、>　　end div;　　architecture a of div is　　signal counter:integer range 0 to 12499;　　begin　　process(clr,clk)

15、　　begin　　if (clk='1' and clk'event) then 　　if clr='1' then　　counter<=0;<p&

16、gt;　　elsif counter=12499 then　　counter<=0;　　q<= not q;　　else　　counter<=counter+1;<b&

17、gt;　　end if;　　end if;　　end process;　　end a;　　其仿真波形如下：<

18、p>　　3.2 時分秒計時控制電路模塊　　3.2.1時分秒計時控制電路模塊門控時鐘電路　　門控時鐘采用T觸發(fā)器來實現(xiàn)，采用作為時鐘信號并將其輸入置1，當(dāng)每發(fā)生一次上沿跳變，其狀態(tài)就改變一次。與門另一輸入為分頻器的輸出Q。　　3.2.1.1 原理如圖 3.2.1.1 所示：<p&

19、gt;　　置“1”　　START/STOP門控時鐘　　Q　　圖　3.2.1.1　　3.2.1.2 門控電路T觸發(fā)器設(shè)計<p&g

20、t;　　如圖3.2.1.2所示：　　圖　3.2.1.2　　程序如下：　　library IEEE; 　　use IEEE.std_logic_1164.all; <p

21、>　　use IEEE.std_logic_unsigned.all; 　　entity tttt is 　　port ( 　　CLOCK : in std_logic ;--clock 　　RESET : in std_log

22、ic ;--reset 　　t_IN : in std_logic ;--data in 　　t_OUT : out std_logic --data out 　　); 　　end tttt;

23、;　　architecture a of tttt is 　　signal REG_t_OUT : std_logic ; -- internal signals 　　begin 　　process (CLOCK,RESET) begin <p&

24、gt;　　if (RESET = '1') then -- asynchronous reset 　　REG_t_OUT <= '0'; 　　elsif (CLOCK'event and CLOCK = '1') then 　　if t_IN =

25、9;1' then　　REG_t_OUT<= not REG_t_OUT;　　end if;　　end if; 　　end process;

26、;　　t_OUT <= REG_t_OUT ; 　　end a；　　其仿真波形如下：　　3.2.2 時分秒計時控制電路模塊十分之一秒計數(shù)電路　　如圖3.2.2所示：&

27、lt;p>　　圖3.2.2　　程序如下：　　LIBRARY ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.

28、all;　　entity cout10v is　　port(　　clrn,ldn,en,clk :in std_logic;　　da :in std_logic_vector(3 downto 0);<p

29、>　　qa :out std_logic_vector(3 downto 0);　　rco :out std_logic　　);　　end cout10v ;　　architecture a of cout10v is</

30、p>　　begin　　process(clk)　　variable tmpa :std_logic_vector(3 downto 0);　　begin　　if cl

31、rn='0' then tmpa:="0000";　　else if(clk'event and clk='1') then　　if ldn='0' then tmpa:=da; 　　elsif en='1' then

32、　　if tmpa="1001" then　　tmpa:="0000";　　elsif tmpa="1101" then　　tmpa:="0000";

33、;　　else　　tmpa:=tmpa+1;　　end if; 　　end if;　　end if;

34、　　end if;　　qa<=tmpa;　　rco<= tmpa(0) and tmpa(3) and en;　　end process ;

35、end a;　　其仿真波形如下：　　3.2.3 時分秒計時控制電路模塊秒計數(shù)電路　　如圖3.2.3示：　　如圖　3.2.3</p&g

36、t;　　其程序如下：　　LIBRARY ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity cout60_v

37、 is　　port(　　clrn,ldn,en,clk :in std_logic;　　da :in std_logic_vector(3 downto 0);　　db :in std_logic_vector(2 downto 0)

38、;　　qa :out std_logic_vector(3 downto 0);　　qb :out std_logic_vector(2 downto 0);　　rco :out std_logic　　);&l

39、t;p>　　end cout60_v;　　architecture a of cout60_v is　　begin　　process(clk)　　variable tmpa :std_logic_vector(3 downto

40、0);　　variable tmpb:std_logic_vector(2 downto 0);　　begin　　if clrn='0' then tmpb:="000";tmpa:="0000";

41、　　else if(clk'event and clk='1') then　　if ldn='0' then tmpa:=da;tmpb:=db; 　　elsif en='1' then　　if tmpa="1001&qu

42、ot; then　　tmpa:="0000";tmpb:=tmpb+1;　　elsif (tmpb="101" and tmpb="1001") then 　　tmpa:="0000";tmpb:="000";&l

43、t;/p>　　else　　tmpa:=tmpa+1;　　end if; 　　end if;　　end if;&l

44、t;/b>　　end if;　　qa<=tmpa;qb<=tmpb;　　rco<=tmpb(0) and tmpb(2) and tmpa(0) and tmpa(3) and en;　　end process

45、 ;　　end a;　　其仿真波形如下：　　3.2.4 時分秒計時控制電路模塊分計數(shù)電路　　如圖3.2.4所示：　　如圖　3.2.4&l

46、t;/b>　　其程序如下：　　LIBRARY ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;

47、　entity cout60_v is　　port(　　clrn,ldn,en,clk :in std_logic;　　da :in std_logic_vector(3 downto 0);　　db :in std_logic_ve

48、ctor(2 downto 0);　　qa :out std_logic_vector(3 downto 0);　　qb :out std_logic_vector(2 downto 0);　　rco :out std_logic　　);</b&g

49、t;　　end cout60_v;　　architecture a of cout60_v is　　begin　　process(clk)　　variable tmpa :std_logic_

50、vector(3 downto 0);　　variable tmpb:std_logic_vector(2 downto 0);　　begin　　if clrn='0' then tmpb:="000";tmpa:="0000&

51、quot;;　　else if(clk'event and clk='1') then　　if ldn='0' then tmpa:=da;tmpb:=db; 　　elsif en='1' then　　if tm

52、pa="1001" then　　tmpa:="0000";tmpb:=tmpb+1;　　elsif (tmpb="101" and tmpb="1001") then 　　tmpa:="0000";tmpb:=&q

53、uot;000";　　else　　tmpa:=tmpa+1;　　end if; 　　end if;<

54、b>　　end if;　　end if;　　qa<=tmpa;qb<=tmpb;　　rco<=tmpb(0) and tmpb(2) and tmpa(0) and tmpa(3) and en;<p&

55、gt;　　end process ;　　end a;　　其仿真波形如下：　　3.2.5 時分秒計時控制電路模塊時計數(shù)電路　　如圖3.2.5所示：　　圖　3

56、.2.5　　　　　　其程序如下：　　LIBRARY ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;

57、　entity cout12_v is　　port(　　clrn,ldn,en,clk :in std_logic;　　da :in integer range 0 to 9;　　db :in integer range 0 to 1

58、;　　qa :out integer range 0 to 9;　　qb :out integer range 0 to 1　　);　　end cout12_v;　　architecture

59、a of cout12_v is　　begin　　process(clk)　　variable tmpa :integer range 0 to 9;　　variable tmpb:integer range 0 to 1;</

60、p>　　begin　　if clrn='0' then tmpb:=0;tmpa:=0;　　else if(clk'event and clk='1') then　　if ldn='0' t

61、hen tmpa:=da;tmpb:=db; 　　elsif en='1' then　　if tmpa=9 then　　tmpa:=9;tmpb:=tmpb+1;　　elsif tmpb=1 and tmpb=1 then<

62、;p>　　tmpb:=0;tmpa:=0;　　else tmpa:=tmpa+1; 　　end if;　　end if;　　end if;</p&

63、gt;　　end if;　　qa<=tmpa;qb<=tmpb;　　end process ;　　end a;　　其仿真波形如下：</b&

64、gt;　　3.3譯碼顯示模塊　　如圖3.3　　圖　3.3　　其程序如下：　　l

65、ibrary ieee;　　use ieee.std_logic_1164.all;　　entity disp is　　port(d : in std_logic_vector(3 downto 0);　　q : out std_logic_vector(6 downto

66、 0));　　end;　　architecture one of disp is　　begin　　process(d)　　begin&l

67、t;/b>　　case d is　　when "0000"=>q<="0111111";　　when "0001"=>q<="0000110";

68、　　when "0010"=>q<="1011011";　　when "0011"=>q<="1001111";　　when "0100"=>q<="1100110";</p

69、>　　when "0101"=>q<="1101101";　　when"0110"=>q<="1111101";　　when "0111"=>q<="0100111";&l

70、t;/p>　　when"1000"=>q<="1111111";　　when"1001"=>q<="1101111";　　when others=>q<="0000000";

71、;　　end case;　　end process;　　end one;　　其仿真波形如下：　　4. 系統(tǒng)仿真<

72、/b>　　4.1數(shù)字鐘仿真圖　　4.2 數(shù)字鐘原理圖　　如圖4.2所示：　　五、課程設(shè)計總結(jié)　　通過對數(shù)字時鐘

73、的設(shè)計，我對VHDL語言有了更深層次的了解。多級計數(shù)器級聯(lián)的原理和其設(shè)計方法基本掌握了多級計數(shù)器級聯(lián)的原理和其設(shè)計方法；并對FPGA技術(shù)的層次化設(shè)計方法有了初步的掌握；加深了用VHDL硬件描述語言的設(shè)計思想和有關(guān)數(shù)字系統(tǒng)的設(shè)計的理解，能夠用原理圖方式或VHDL語言設(shè)計各種進制的數(shù)字計數(shù)器（6進制、10進制、12進制）。　　參考文獻：&

74、lt;p>　　王文虎李賽斯伍宗福蔣冬初田學(xué)軍黎福海方寧編著《EDA技術(shù)基礎(chǔ)》，湖南大學(xué)出版社.2008　　廖裕評陸瑞強編著《CPLDA 數(shù)字電路設(shè)計——使用MAX+plus2入門篇》，清華大學(xué)出版社.2003　　羅中華楊戈吳振庚編著《EDA與可編程實驗教程》，重慶大學(xué)出版社.2007

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